実大テストの英語

サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現する。例文帳に追加

To provide a system in package, which facilitates a test without increasing a size and a cost. - 特許庁

容易にテストを実行することができ、コストの増大及びチップ面積の増加を抑制すること。例文帳に追加

To easily perform testing and suppress an increase in cost and an increase in a chip area. - 特許庁

迅速に、そして多大の費用を伴わずにマルチプルＷＬウエハテストを実施できるような、マルチプルＷＬウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法を提供する。例文帳に追加

To provide a method for testing many word lines of a semiconductor memory assembly in a multiple WL wafer test in which a multiple wafer test can be performed quickly without needing much cost. - 特許庁

バウンダリスキャンレジスタを利用して、ごく僅かな回路の追加だけで、大規模な半導体装置を実動作速度で自己テストし、そのテスト結果だけを外部へ出力することができるテスト回路を提供する。例文帳に追加

To provide a test circuit by which a large-scale semiconductor device is self-tested at an actual operating speed only by additing a few circuits by using a boundary scan register, and which outputs only its test result to the outside. - 特許庁

本発明のメモリテスト回路では、テスト範囲を拡大するために、ダイレクトメモリＢＩＳＴモードとリダンダンシメモリＢＩＳＴモードとの２つのテスト経路を実現している。例文帳に追加

In this memory test circuit, two test routes are used, that is, a direct memory BIST mode and a redundancy memory BIST mode in order to expand a test range. - 特許庁

大規模システムＬＳＩのアイソレーションテストにおいて、出力端子選択回路の設計を複雑化させることなく端子数の削減を可能にし、テスト項目の削減およびテスト時間の短縮を実現する。例文帳に追加

To reduce test items and to shorten a test time by reducing the number of terminals without complicating a design of an output terminal selection circuit in an isolation test of a large-scale system LSI. - 特許庁

本発明は、ＳＯＣの外部端子数に依存することなく、ＭＵＸ挿入方式におけるテストの実施を可能とし、テストに必要となる構成が大型化することを抑制し、テスト時間を短縮することを課題とする。例文帳に追加

To suppress increase in configuration required for tests and thereby shorten the test time by making execution of the tests using a MUX insertion method, without having to depend on the number of external terminals of SOC. - 特許庁

１チップ化されたＬＳＩに搭載された複数の機能回路ブロック（ＤＲＡＭ，ロジック等）には個別のテスト設計が実現され、テスタを使い分けて順次テストしていたため、回路の規模化に伴ってテスト時間が増大する。例文帳に追加

To prevent increase in test time accompanying scale enlargement of a circuit due to realizing individual test designs in a plurality of function circuit blocks (DRAM, logic, or the like) mounted on an LSI formed into one chip and sequentially testing them by using a plurality of testers. - 特許庁