5-second delayとは 意味・読み方・使い方

The variable capacitors C2 and C4 of the second delay circuit 3 are controlled by the control voltage VC outputted from the low-pass filter 6 so that the phases of the input/output clock of the second delay circuit 3 are made to coincide by the phase comparator 5.例文帳に追加

第２の遅延回路３の入出力クロックの位相が位相比較器５で一致するようにローパスフィルタ６から出力する制御電圧ＶＣで第２の遅延回路３の可変キャパシタＣ２，Ｃ４を制御する。 - 特許庁

A clock modulation circuit comprises a control circuit 4; a first delay circuit 2 in which delay time is switched by the control circuit 4, and which has variable capacitors C2 and C4; a second delay circuit 3 which is configured in the same way as the first delay circuit 2; a phase comparator 5; and a low-pass filter 6.例文帳に追加

制御回路４と、制御回路４によって遅延時間が切り替えられ且つ可変キャパシタＣ２，Ｃ４をもつ第１の遅延回路２と、第１の遅延回路２と同じ構成の第２の遅延回路３と、位相比較器４と、ローパスフィルタ６を備える。 - 特許庁

The DSP 17 for the voice inputs the voice signals from first, second microphones 5, 6, and delays the voice signal of the second microphone 6 based on the delay time to synthesize respective voice signals of the first, second microphones 5, 6.例文帳に追加

音声用ＤＳＰ１７は、第１及び第２マイクロフォン５，６からの音声信号を入力し、音声用ＤＳＰ１２は前記遅延時間τに基づいて第２マイクロフォン６の音声信号を遅延し、第１及び第２マイクロフォン５，６のそれぞれの音声信号を合成する。 - 特許庁

An optical receiver 5 comprises a delay interferometer 22, detectors a9 and b10, and a second storage means for recording the time information and detector information.例文帳に追加

光受信機５は、遅延干渉計２２とディテクタａ９とディテクタｂ１０と、時刻情報およびディテクタ情報を記録する第２の記憶手段とを備える。 - 特許庁

The delay lock circuit is composed of a clock unit delay line 1, an output clock unit driver 2, a delay mirror controller 3, a timing control unit 4, an encoder 5, an input clock unit buffer 64, and first, second and third multiplexers 61, 62, 63.例文帳に追加

ディレイロック回路は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成される。 - 特許庁

A second delay circuit 6 having an output blocking circuit or an output blocking function is inserted between a first delay circuit 5 composed of a plurality of serially connected differential amplifiers 50a-50n and a selector, and the outputs of other differential amplifiers than one differential amplifier selected by a control signal S in the first delay circuit 5 are all fixed to a level L.例文帳に追加

直列接続された複数の差動増幅器５０ａ〜５０ｎよりなる第１遅延回路５およびセレクタ７間に出力遮断回路又は出力遮断機能を有する第２遅延回路６を挿入し、制御信号Ｓで選択した第１遅延回路５内の差動増幅器以外の差動増幅器の出力を全て「Ｌ」レベルに固定する。 - 特許庁

A frame delaying device 7 receives input of the image data R2, G2, B2 from the second multiplier 5, and produces output of the image data R2, G2, B2 with one frame period delay.例文帳に追加

フレーム遅延器７は、第２乗算器５から画像データＲ２，Ｇ２，Ｂ２を入力し、画像データＲ２，Ｇ２，Ｂ２を１フレームの時間だけ遅延して出力する。 - 特許庁

The OCV 5 has a first end chamber 35 connected to an advance-side drain oil passage 18 via an advance-side sub-drain oil passage 41 and a second end chamber 36 connected to a delay-side drain oil passage 19 via a delay-side sub-drain oil passage 42.例文帳に追加

また、ＯＣＶ５の第１端部室３５と進角側ドレン油路１８とを進角側サブドレン油路４１により接続し、第２端部室３６と遅角側ドレン油路１９とを遅角側サブドレン油路４２により接続している。 - 特許庁