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Weblio 辞書 > 英和辞典・和英辞典 > Wiktionary英語版 > 7 second delayの意味・解説 

7 second delayとは

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Wiktionary英語版での「7 second delay」の意味

7 second delay

出典:『Wiktionary』 (2009/02/24 05:23 UTC 版)


7-second delay

出典:『Wiktionary』 (2016/09/18 22:29 UTC 版)

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名詞

7-second delay ‎(複数形 7-second delays)

  1. A seven-second-long broadcast delay or other delay between one thing (such as an action) and another (such as a reaction).


「7 second delay」の部分一致の例文検索結果

該当件数 : 21



例文

The variable delay circuit is equipped with a first delay circuit 6, a second delay circuit 7, a detection circuit 8, and a selection circuit 9.例文帳に追加

可変遅延回路は、第1遅延回路6、第2遅延回路7、検出回路8、および選択回路9を備えている。 - 特許庁

In the audio signal processing apparatus 1, the output of a second filter 4 is inputted into a first delay device 6 having a delay time of 2.9 ms, and the output of a third filter 5 is inputted into a second delay device 7 having a delay time of 5.8 ms.例文帳に追加

音声信号処理装置1では、第2フィルタ4の出力を遅延時間2.9msの第1遅延器6に入力し、また第3フィルタ5の出力を遅延時間5.8msの第2遅延器7に入力する。 - 特許庁

A delay is corrected only as to generation of delay deviation in the second delay correction step 7, when a difference is found with respect to the delay fluctuation predicted by the second timing verification step 6.例文帳に追加

さらに、第2タイミング検証ステップ6にて先に予測した遅延変動との差があるときには、遅延違反を起こしたところについてのみ、第2遅延修正ステップ7にて遅延修正を行なう。 - 特許庁

The second delay circuit 7 is configured by cascading a plurality of second delay stages 7a as many as the first delay stages 6a, and a first timing signal is received by the initial stage.例文帳に追加

第2遅延回路7は、第1遅延段6aと同一の複数の第2遅延段7aを縦続接続して構成されており、第1タイミング信号を初段で受けている。 - 特許庁

When a power is supplied, a control circuit 12 reads the first divided voltage V1, the second divided voltage V2 and the delay time prestored in an EEPROM 10, and sets them in the voltage dividing circuit 1 and the delay circuit 7.例文帳に追加

制御回路12は、電源の投入時に、EEPROM10に予め記憶されている第1分圧電圧V1、第2分圧電圧V2、遅延時間を読み出し、これらを分圧回路1と遅延回路7にそれぞれ設定する。 - 特許庁

The time delay is generated by a time delay generation member 7 by cooperative operations of a first energizing member 71 for energizing the first movable body 5 to be engaged toward the stopper 3 side (arrowed direction H1) and a second energizing member 73 for energizing the second movable body 6 toward the stopper 3 side (arrowed direction H3).例文帳に追加

時間遅れは、第1可動体5をストッパー3側(矢印H1方向)に係合するように付勢する第1付勢部材71と、第2可動体6をストッパー3側(矢印H3方向)に係合するように付勢する第2付勢部材72とが連携して時間遅れ生成部材7によって生成される。 - 特許庁

例文

Furthermore, the apparatus includes a filter circuit 7 which outputs a filter output signal for a first delay time when the overcurrent is detected by a first overcurrent detecting means, and outputs the filter output signal for a second delay time shorter than the first delay time when the overcurrent is detected by a second overcurrent detecting means.例文帳に追加

更に、第1の過電流検出手段で過電流が検出されたときには、第1の遅延時間でフィルタ出力信号を出力し、第2の過電流検出手段で過電流が検出されたときには、第1の遅延時間よりも短い第2の遅延時間でフィルタ出力信号を出力するフィルタ回路7を備える。 - 特許庁

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「7 second delay」の部分一致の例文検索結果

該当件数 : 21



例文

A passage 24 (delay passage) connecting the first cylinder chamber 17 and the second cylinder chamber 18 and the second throttle 25 are arranged in the piston 16 of the accumulator 7.例文帳に追加

アキュムレータ7のピストン16に、第1シリンダ室17と第2シリンダ室18とを接続する通路24(遅延通路)および第2絞り25を設けている。 - 特許庁

A first EXOR circuit 7 performs an EXCLUSIVE-OR operation between output of the delay circuit and output of the S-FF, and a second EXOR 8 performs an EXCLUSIVE-OR operation between output of the S-FF and output of the second M-FF.例文帳に追加

第1のEXOR回路7は遅延回路の出力とS−FFの出力の排他的論理和演算を行ない、第2のEXOR8はS−FFの出力と第2のM−FFの出力の排他的論理和演算を行なう。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

1段目の論理積回路3の否定論理積出力端子7の信号を2分岐して該2分岐された出力間に遅延素子26,27によりクロック信号のk周期(kは1以上の整数)分の遅延差を与えて2段目の論理積回路25の入力端子21,22に接続する。 - 特許庁

A frame delaying device 7 receives input of the image data R2, G2, B2 from the second multiplier 5, and produces output of the image data R2, G2, B2 with one frame period delay.例文帳に追加

フレーム遅延器7は、第2乗算器5から画像データR2,G2,B2を入力し、画像データR2,G2,B2を1フレームの時間だけ遅延して出力する。 - 特許庁

Further, by adding a second line memory 7 to a first line memory 1 for phase control, an arbitrary fixed delay is realized on the bases of reference clock signal not exceeding 1 (H).例文帳に追加

また、位相調整用の第一のラインメモリ1のほかに第二のラインメモリ7を追加し、1(H)以下の基準クロック信号単位の任意の固定遅延を実現する。 - 特許庁

A first AND gate 7 ANDs the input data signal and the inverting output, and a second AND gate 8 ANDs the noninverting output and the output f of the delay circuit 10.例文帳に追加

第1のANDゲート7は入力データ信号と逆相出力との論理積演算を行い、第2のANDゲート8は正相出力と遅延回路10の出力fとの論理積演算を行う。 - 特許庁

Since the center of output range of a comparator (input range of second and third inverters 7 and 8) becomes the threshold voltage of the inverter, delay time can be shortened by contracting the input range of both inverters 7 and 8 precisely resulting in high speed operation.例文帳に追加

これにより、コンパレータの出力範囲(第2のインバータ7,第3のインバータ8の入力範囲)の中心がインバータのスレッショルド電圧になるため、両インバータ7,8の入力範囲を精度よく縮めることにより、遅延時間を短縮でき高速に動作することができる。 - 特許庁

例文

When the photodiode PD having a fast response is used, an ASW control signal Sa is asserted just when the voltage Vpd of a variable resistor 7 reaches a second reference voltage Vr2 smaller than a first reference voltage Vr1 without waiting for the delay time of a delay circuit 10 by a selector circuit 13, an analog switch 3 is turned on to start the APC operation.例文帳に追加

応答の速いフォトダイオードPDを使用した場合は、選択回路13によって、遅延回路10の遅延時間を待つことなく、可変抵抗7の電圧Vpdが第1基準電圧Vr1よりも小さい第2基準電圧Vr2に達した時点でASW制御信号Saをアサートしてアナログスイッチ3をオンさせてAPC動作を開始するようにした。 - 特許庁

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