8-bit CPUとは 意味・読み方・使い方

An encoder 10 has a controller 12 including a CPU (Central Processing Unit) 14 performing in a 8-bit unit an instruction and a memory 16.例文帳に追加

符号化装置１０は、８ｂｉｔ単位で命令を実行するＣＰＵ１４及びメモリ１６などを含む制御装置１２を有する。 - 特許庁

After the image processing start, the Packbits expanding device reads corresponding 8-bit data out of the 4-bit data inputted from the CPU one after another and outputs image data.例文帳に追加

画像処理起動後、Ｐａｃｋｂｉｔｓ伸長装置は前記ＣＰＵから入力される４ｂｉｔデータから、対応する８ｂｉｔのデータを順次読み出し、イメージデータを出力する。 - 特許庁

The CPU 1 reads the data out of the memory card 8 intermittently at a 1st bit rate and stores the data into a buffer 2, and the data stored in the buffer 2 are read out at a 2nd bit rate lower than the 1st bit rate and supplied to the DSP 3.例文帳に追加

ＣＰＵ１は、メモリカード８から第１のビットレートで間欠的にデータを読み出してバッファ２に格納し、バッファ２に格納されているデータは、第１のビットレートよりも低い第２のビットレートで読み出してＤＳＰ３へ供給する。 - 特許庁

The CPU extracts bit data needed for the gradation display from the picture data obtained from the peripheral circuit and generates respective bit data (data for transfer) which are made to be continued in 8 bits to store them in the frame memory.例文帳に追加

ＣＰＵは、周辺回路より取得した画像データから階調表示に必要なビットデータを抽出し、８ビットで連続させた各ビットデータ（転送用データ）を生成してフレームメモリに格納する。 - 特許庁

After the CPU 150 performs gamma correction processing, a matrix arithmetic operation N^-1M, and inverse gamma correction processing, the CPU 150 restores the number of gradations into the original 8-bit gradation to perform automatic image quality adjustment.例文帳に追加

ＣＰＵ１５０は、ガンマ補正処理、マトリクス演算Ｎ^-1Ｍ、逆ガンマ補正処理を実行した後に、画像データＧＤの階調数を元の８ビット階調に戻して、自動画質調整を実行する。 - 特許庁

Between a main CPU 21 and a sub CPU 31, a transmission path 23a for transmitting the control signal of 8-bit constitution and a transmission path 23b including three transmission lines for transmitting a strobe signal are formed.例文帳に追加

メインＣＰＵ２１とサブＣＰＵ３１との間には、８ビット構成の制御信号を送信するための伝送経路２３ａやストローブ信号伝送用の３本の伝送ラインを含む伝送経路２３ｂが形成される。 - 特許庁

Although a value to be latched is predicted to be within a prescribed range in some latch timing by the latch circuit 26, an 8-bit value to be inputted to the CPU 40 can not be predicted even by latch timing because the bit sequence change bus 28 changes a bit sequence and the value is inputted to the data input terminals D0 to D7 of the CPU 40.例文帳に追加

ラッチ回路２６によるラッチのタイミングによっては、ラッチされる値は所定の範囲内になると予測可能となるが、ビット順列変更バス２８によりビットの順列が変更されてＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力されるから、ＣＰＵ４０に入力される８ビットの値はラッチのタイミングによっても予測することができない。 - 特許庁

A CPU 150 performs a matrix arithmetic operations S for image data GD, carries up the significant digit of a color value of the image data GD, to increase the number of gradations of the image data from an 8-bit gradation into an 18-bit gradation.例文帳に追加

ＣＰＵ１５０は、画像データＧＤに対してマトリクス演算Ｓを実行した後、画像データＧＤの色彩値の有効数字を桁上げして、画像データＧＤの階調数を８ビット階調から１８ビット階調に増加させる。 - 特許庁