Memory B cellsとは 意味・読み方・使い方

The nonvolatile semiconductor memory comprises a plurality of memory cells 100, each having two MONOS memory cells being controlled by a word gate and control gate 106A and 106B, arranged in first direction and second direction B.例文帳に追加

不揮発性半導体記憶装置はワードゲートとコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセルを有するメモリセル１００を、第１の方向，第２の方向Ｂにそれぞれ複数配列して構成される。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

This structure is provided with a plurality of arrangements (arrangement A, B) of memory cells, a bus for input signals to be tested (line for analog signal) connected in parallel to each of the plurality of fetch cells.例文帳に追加

メモリ・セルの複数の配列（配列Ａ、Ｂ）と；複数の取り込みセル１０の各々に並列接続された被試験入力信号用バス（アナログ信号用ライン）とを具えている。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

Each sub-control gate line SCG is connected commonly to first and second control gates 106A, 106B being adjacent in the row direction B out of two twin memory cells 100 of each row being adjacent in the row direction B.例文帳に追加

各サブコントロールゲート線ＳＣＧは、行方向Ｂで隣合う各行の２つのツインメモリセル１００のうち、行方向Ｂで隣接する第１，第２のコントロールゲート１０６Ａ，１０６Ｂにそれぞれ共通接続される。 - 特許庁

The pixel data of the second frame (search frame) is stored in a unit B with multiple memory cells in a memory cell array unit 20b arranged in a complement form in the direction to which the bit line BL is extending.例文帳に追加

第２のフレーム（探索フレーム）の画素データを、メモリセルアレイ部２０ｂの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＢに２の補数の形式で記憶する。 - 特許庁

In this semiconductor memory, read-out of data is performed by conducting selectively nodes of memory cells MC (MC11-MCij) to bit lines (B1-Bi) and /B (/B1-/Bi) by activation of word lines (W1-Wj).例文帳に追加

この半導体メモリは、ワード線Ｗ（Ｗ１〜Ｗｊ）の活性によってメモリセルＭＣ（ＭＣ１１〜ＭＣｉｊ）のノードが選択的にビット線Ｂ（Ｂ１〜Ｂｉ）及び／Ｂ（／Ｂ１〜／Ｂｉ）に導通されることでデータの読み出しが行われる。 - 特許庁