「Memory B cells」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Memory cells CELL1-CELL3 store an MSB with the respective color components of R (red), G (green), and B (blue).例文帳に追加

メモリセルＣＥＬＬ１〜ＣＥＬＬ３は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のそれぞれのＭＳＢを格納する。 - 特許庁

Memory cells CELL4-CELL18 store a lower bit data other than the MSB of the respective color components of R (red), G (green), and B (blue).例文帳に追加

メモリセルＣＥＬＬ４〜ＣＥＬＬ１８は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のそれぞれのＭＳＢ以外の下位ビットデータを格納する。 - 特許庁

The nonvolatile semiconductor memory comprises a plurality of memory cells 100, each having two MONOS memory cells being controlled by a word gate and control gate 106A and 106B, arranged in first direction and second direction B.例文帳に追加

不揮発性半導体記憶装置はワードゲートとコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセルを有するメモリセル１００を、第１の方向，第２の方向Ｂにそれぞれ複数配列して構成される。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

This structure is provided with a plurality of arrangements (arrangement A, B) of memory cells, a bus for input signals to be tested (line for analog signal) connected in parallel to each of the plurality of fetch cells.例文帳に追加

メモリ・セルの複数の配列（配列Ａ、Ｂ）と；複数の取り込みセル１０の各々に並列接続された被試験入力信号用バス（アナログ信号用ライン）とを具えている。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

Each sub-control gate line SCG is connected commonly to first and second control gates 106A, 106B being adjacent in the row direction B out of two twin memory cells 100 of each row being adjacent in the row direction B.例文帳に追加

各サブコントロールゲート線ＳＣＧは、行方向Ｂで隣合う各行の２つのツインメモリセル１００のうち、行方向Ｂで隣接する第１，第２のコントロールゲート１０６Ａ，１０６Ｂにそれぞれ共通接続される。 - 特許庁

The pixel data of the second frame (search frame) is stored in a unit B with multiple memory cells in a memory cell array unit 20b arranged in a complement form in the direction to which the bit line BL is extending.例文帳に追加

第２のフレーム（探索フレーム）の画素データを、メモリセルアレイ部２０ｂの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＢに２の補数の形式で記憶する。 - 特許庁

In this semiconductor memory, read-out of data is performed by conducting selectively nodes of memory cells MC (MC11-MCij) to bit lines (B1-Bi) and /B (/B1-/Bi) by activation of word lines (W1-Wj).例文帳に追加

この半導体メモリは、ワード線Ｗ（Ｗ１〜Ｗｊ）の活性によってメモリセルＭＣ（ＭＣ１１〜ＭＣｉｊ）のノードが選択的にビット線Ｂ（Ｂ１〜Ｂｉ）及び／Ｂ（／Ｂ１〜／Ｂｉ）に導通されることでデータの読み出しが行われる。 - 特許庁

The nonvolatile semiconductor memory device 1B includes a memory plane 110 of which the plurality of memory cells are arrayed in a bit line direction B and a word line direction W and also a memory cell objective for control is specified by a row decoder 101 and a column decoder.例文帳に追加

不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.例文帳に追加

不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

Two memory cells MC(a) and MC(b) to be accessed at the same time are sensed in a time division manner using two sensing amplifiers SA0 and SA0A, and restored at the same time.例文帳に追加

同時にアクセスされる２つのメモリセルＭＣ（ａ），ＭＣ（ｂ）に対するセンス動作を２つのセンスアンプＳＡ０，ＳＡ０Ａを用いて時分割で行い、その後、リストア動作を同時に行う。 - 特許庁

This can conform an area of a region in which a charge storage layer 17 and a controlling gate CG face even the height of the rising part 27 is different between the memory cells of a position (A) and a position (B) of the substrate 9.例文帳に追加

このため、半導体基板９の位置（Ａ）のメモリセルと位置（Ｂ）のメモリセルとで、立上り部２７の高さが異なっていても、電荷蓄積層１７と制御ゲートＣＧとが対向する領域の面積を同じにできる。 - 特許庁

Two control gate lines 106B and 106A adjacent to each other through the boundary between respective memory cells 100 in the second direction B are connected commonly with one sub-control gate line CG.例文帳に追加

第２の方向Ｂでの複数のメモリセル１００間の各境界を挟んで隣り合う各２本のコントロールゲート線１０６Ｂ，１０６Ａが、各１本のサブコントロールゲート線ＣＧに共通接続されている。 - 特許庁

A pixel data storage part for storing one pixel data in which the respective color components of R (red), G (green), and B (blue) are composed of a 6-bit data has 18 memory cells CELL1-CELL18.例文帳に追加

Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分がそれぞれ６ビットのデータで構成される１つの画素データを格納するための画素データ格納部は、１８個のメモリセルＣＥＬＬ１〜ＣＥＬＬ１８を有する。 - 特許庁

This device is constituted so that an internal chip control signal ICC is clamped to a low level and operation of memory cells are stopped when system voltage is low voltage, (i.e., b section, c section) by providing a means sensing variation of system voltage.例文帳に追加

システム電圧の変動を感知する手段を設け、システム電圧が（すなわち、ｂ区間、ｃ区間）低電圧の場合には内部チップコントロール信号ＩＣＣをローレベルにクランプしメモリセルの動作を停止させるよう構成した。 - 特許庁

The memory block B is equipped with: multiple memory cells C provided in matrix configuration; multiple sub bit lines BL provided for each column; multiple word lines WL provided for each column and row, and common to the multiple memory blocks B; and a switch circuit SC for connecting a corresponding main bit line GL to any of the multiple sub bit lines BL.例文帳に追加

メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。 - 特許庁

As shown in the cross-sectional diagram 1 (b), a bit line BLUn comprises extension parts 16A and 16N extending in the column direction along the memory cells 10, and a contact plug 14 connected to an access transistor of each memory cell (not shown in the Fig.) formed in an Si substrate 15.例文帳に追加

図１（ｂ）の断面図に示すように、ビット線ＢＬＵｎは、メモリセル群１０に沿って列方向に延びる延伸部１６Ａおよび１６Ｂと、Ｓｉ基板１５に形成された各メモリセルのアクセストランジスタ（不図示）に接続されたコンタクトプラグ１４とを有している。 - 特許庁

A ROM device 1 is provided with: memory cells M00 to M1n from which data are read out depending on impedance between a terminal B connected to bit lines BL0, BL1 and a source terminal S; and source power supply line SL0, SL1 connected to the source terminal S.例文帳に追加

ＲＯＭ装置１は、ビットラインＢＬ０，ＢＬ１に接続される端子Ｂとソース端子Ｓとの間のインピーダンスに応じて、データが読み出されるメモリセルＭ００〜Ｍ１ｎと、ソース端子Ｓに接続されるソース電源ラインＳＬ０，ＳＬ１と、を備えている。 - 特許庁

In a peripheral circuit region B (other than a memory cell region A, in which several memory cells having the transistor 3 and capacitor 8 are included), a second insulation layer 9, which is formed at the same time as the columnar insulation member 8a of the capacitor 8 and is identical with the columnar insulation member 8a which are equal in height and material, is provided.例文帳に追加

ＭＯＳトランジスタ３とキャパシタ８とを有するメモリセルを複数含むメモリセル領域Ａ以外の周辺回路領域Ｂには、第１絶縁層５上に、キャパシタ８の柱状絶縁部材８ａと同時に形成され同等の高さを持ち同一の絶縁材料からなる第２絶縁層９が設けられている。 - 特許庁