Input image data is read out synchronously with a signal SCLK asynchronous with an inputted synchronizing signal (ICLK) by the dual port memory 21.例文帳に追加

デュアルポートメモリ２１により、入力映像データが、入力された同期信号（ＩＣＬＫ）とは非同期のＳＣＬＫに同期して読み出される。 - 特許庁

To provide a method and a circuit for avoiding memory access collisions during asynchronous read-write access to a single-port RAM (SPRAM) 120.例文帳に追加

シングルポートＲＡＭ（ＳＰＲＡＭ）１２０に対する非同期の読み出し書き込みアクセスにおけるメモリアクセスの衝突を防止する方法及び回路を提供する。 - 特許庁

A DMAC 5 controls, upon receipt of a request to read data of a module 9 connected to the asynchronous bus 10 from a microprocessor 1, the dual port memory 8 to hold the data of the module 9.例文帳に追加

ＤＭＡＣ５は、マイクロプロセッサ１から、非同期バス１０に接続されたモジュール９のデータを読み出すための要求があった場合には、モジュール９のデータをデュアルポートメモリ８に保持させるように制御する。 - 特許庁

The controlled access ATM switch is an asynchronous transfer mode (ATM) switch by which access to a switch core matrix is monitored and controlled via a logical and buffering function of a switch port connected to the switch.例文帳に追加

スイッチコアマトリクスへのアクセスがそこに接続されたスイッチポートの論理及びバッファリング機能を介して監視制御される非同期転送モード（ＡＴＭ）スイッチ。 - 特許庁

To attain traffic control to warrant a throughput of a virtual channel VC using a same output port by suppressing occurrence of congestion inside an asynchronous transfer mode ATM exchange.例文帳に追加

ＡＴＭ交換機内部での輻輳発生を抑制して同一出力ポートを使用するＶＣのスループットを保証するトラヒック制御を可能とする。 - 特許庁

A command to establish an asynchronous connection between units is extended to add a field for designating a sub unit plug in the unit to the extended field so that the single command can carry out the asynchronous connection between the units and a connection between the sub unit plug in the unit and a port provided in the unit or execute their interruptions at the same time.例文帳に追加

ユニット間のアシンクロナスコネクションを確立するためのコマンドに、ユニット内のサブユニットプラグを指定するためのフィールドを拡張して追加し、ユニット間におけるアシンクロナスコネクション、およびユニット内でのサブユニットプラグとユニットが備えるポートとの間におけるコネクションを単一のコマンドにより、同時に接続あるいは切断することができるようにする。 - 特許庁

The semiconductor device and the memory macro have a memory circuit which has an input and output port, and an arbitration circuit which has a first port that performs input or output operation in response to a first timing signal and a second port that performs input or output operation in response to a second timing signal which is asynchronous with the first timing signal.例文帳に追加

半導体装置又メモリマクロは、１つの入力及び出力ポートを持つメモリ回路及び第１タイミング信号に対応して入力又は出力動作を行う第１ポートと、上記第１タイミング信号とは非同期の第２タイミング信号に対応して入力又は出力動作を行う第２ポートを有する調停回路を備える。 - 特許庁

The register file comprises an asynchronous RAM 11 having a single address port, a multiplexer 12 for switching the read address and write address of the RAM at every stage of a pipeline, and a flip-flop circuit 13 for temporarily latching output data of the RAM synchronously with the switching.例文帳に追加

レジスタファイルは、単一アドレスポートの非同期式ＲＡＭ１１と、パイプラインのステージ毎に、ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサ１２と、切り替えに同期してＲＡＭの出力データを一時ラッチするフリップフロップ回路１３とで構成する。 - 特許庁

The bridge 68 is further provided with plural FIFO memories 122, 124, 126 and 128 for forming an asynchronous data route between the primary port 110 and the secondary ports 134 and 136 and arbiters 111 and 120 for mediating the contention of the data route formed by the FIFO memories on the basis of the protocol of a transaction.例文帳に追加

ブリッジ６８はさらに、第１のポート１１０ならびに第２のポート１３４および１３６の間の非同期データ経路を形成する複数個のＦＩＦＯメモリ１２２、１２４、１２６および１２８と、ＦＩＦＯメモリにより形成されるデータ経路の競合をトランザクションのプロトコルに基づいて調停するためのアービタ１１１および１２０とを含む。 - 特許庁