bipolar offsetとは 意味・読み方・使い方

More specifically, the bipolar electrostatic chuck 100 includes a chuck main body 112 in which a couple of electrodes 108 and 110 are embedded, a primary power source 114, and an offset power source 130.例文帳に追加

より詳細には、バイポーラ静電チャック１００は、一対の電極１０８、１１０が埋設されているチャック本体１１２と、一次電源１１４と、オフセット電源１３０とを含む。 - 特許庁

The push-pull amplifier is provided with an output amplifying part 15 composed of differential amplifiers 1, 2, voltage buffers 18, 19 and bipolar transistors 3, 4 of pnp and npn types and an offset control part 17.例文帳に追加

この発明は、差動増幅器１、２と、電圧バッファ１８、１９と、ｐｎｐ型とｎｐｎ型のバイポーラトランジスタ３、４からなる出力増幅部１５と、オフセット制御部１７と、を備えている。 - 特許庁

Since variations of properties of transistors can be suppressed more than the case that a MOS transistor is used by constituting transistors 27 to 30 by bipolar transistors, the offset can be reduced.例文帳に追加

トランジスタ２７〜３０をバイポーラトランジスタで構成することによって、ＭＯＳトランジスタを用いた場合に比べてトランジスタの特性のばらつきを抑えることができるので、オフセットを低減させることができる。 - 特許庁

To provide a vertical bipolar transistor having been subjected to salicide processing through which a base-side depletion layer sufficiently spreads by forming a salicide offset region to prevent problems such as a leakage current and a decrease in junction breakdown voltage.例文帳に追加

サリサイドオフセット領域の形成により、ベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下の問題を防ぐサリサイド処理を行った縦型バイポーラトランジスタを提供する。 - 特許庁

To simultaneously achieve suppression of operation of vertical parasitic bipolar transistor and reduction of ON-resistance, by improving voltage resistance between a drain region and the embedded layer of a LOCOS offset drain type high voltage resistance transistor including an embedded layer.例文帳に追加

埋め込み層を有するＬＯＣＯＳオフセットドレイン型高耐圧トランジスタのドレイン領域と埋め込み層間の耐圧を向上させ、かつ縦型寄生バイポーラトランジスタ動作の抑制、オン抵抗の低減を同時に実現する。 - 特許庁

In the hetero junction bipolar transistor, an InGaP layer 10 is provided between a collector layer 4 and a base layer 5, so that a hetero barrier is formed between the collector layer 4 and the base layer 5 to reduce the offset voltage.例文帳に追加

ヘテロ接合バイポーラトランジスタにおいて、コレクタ層４とベース層５との間にＩｎＧａＰ層１０を有するので、ヘテロ障壁がコレクタ層４とベース層５との間に形成されてオフセット電圧が低下する。 - 特許庁

To provide a semiconductor device having a heterojunction bipolar transistor capable of suppressing the deterioration of basic transistor characteristics such as deterioration of injection efficiency from an emitter layer to a base layer caused by increase of emitter resistance, deterioration of withstand voltage between the base layer and a collector layer, and deterioration of reliability caused by defective introduction while reducing an offset voltage and a knee voltage of the heterojunction bipolar transistor.例文帳に追加

ヘテロ接合バイポーラトランジスタのオフセット電圧ならびにニー電圧を低減しながら、エミッタ抵抗の上昇によるエミッタ層からベース層への注入効率の低下、ベース層とコレクタ層の間の耐圧の劣化、または欠陥導入による信頼性低下などの基本的なトランジスタ特性の悪化を抑制できるヘテロ接合バイポーラトランジスタを有する半導体装置を提供する。 - 特許庁

The method of manufacturing a semiconductor device includes: a step of forming a mask film 71 on a semiconductor layer 20; a step of forming an offset region 31 of a bipolar transistor by introducing first-conductivity-type impurities to the semiconductor layer 20 with the mask film 71 as a mask and forming an offset region 42 of a MOS transistor; and a step of removing the mask film 71.例文帳に追加

本発明に係る半導体装置の製造方法は、半導体層２０にマスク膜７１を形成する工程と、マスク膜７１をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１を形成するとともに、ＭＯＳトランジスタのオフセット領域４２を形成する工程と、マスク膜７１を除去する工程とを具備する。 - 特許庁