ce hとは 意味・読み方・使い方

The internal control signal/CE generating circuit 16 selects either of two chips responding to 'H' and 'L' of an address signal A19 through the input buffer 13.例文帳に追加

内部制御信号/CE発生回路１６は、ピンａ19から入力バッファ１３を介してのアドレス信号A19の“Ｈ”及び“Ｌ”に応答して、２チップのいずれかを選択する。 - 特許庁

When the address flag signal CAFLG is "H", a chip enable signal CE' is outputted from the CE buffer 26, and data are written or read to/from the memory chip 2.例文帳に追加

アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 - 特許庁

In NaZn_13 type La(Fe_xSi_1-x)_13H_y as a magnetic refrigeration working substance, Ce is partially substituted and H is absorbed, and its composition is converted into NaZn_13 type La_1-zCe_z(Fe_xSi_1-x)_13H_y.例文帳に追加

本発明では、磁気冷凍作業物質である NaZn_13型La(Fe_xSi_1-x)_13Ｈ_ｙ において、Ceを部分置換、Ｈを吸収させその組成をNaZn_13型La_1-zCe_z(Fe_xSi_1-x)_13Ｈ_ｙとしたことを特徴とする磁気冷凍作業物質を得ることができる。 - 特許庁

A hydrocarbon gas adsorption and cleaning catalyst is provided which is based on Ce carried on H type β-zeolite or H type mordenite having an Si to 2Al weight ratio of 200-500 in such a way that the weight ratio and atomic ratio of Ce to Al contained structurally in the β-zeolite or mordenite ranges from 40 to 120 and from 20 to 60, respectively.例文帳に追加

Ｓｉ／２Ａｌの重量比が２００〜５００であるＨ型ベータゼオライトまたはＨ型モルデナイトにおいて、前記ゼオライトまたは前記Ｈ型モルデナイトに構造的に含まれるＡｌに対してＣｅの重量比が４０〜１２０、原子比で２０〜６０になるように、Ｃｅを担持したものを主成分とする。 - 特許庁

After the logic level of the CE* terminal is returned to H level and an output control signal BCON* becomes L level, the buffer 6 outputs the read data to a CPU bus 5.例文帳に追加

ＣＥ^* 端子の論理レベルがＨレベルに戻った後、出力制御信号ＢＣＯＮ^* がＬレベルになると、バッファ６はリードデータをＣＰＵバス５に出力する。 - 特許庁

Before the logic level of CE* terminal becomes H level, a buffer 6 fetches the read data while a latch control signal BLTCH is at the H level, the output is immediately turned into high impedance and the access with the flash ROM 2 is finished.例文帳に追加

バッファ６は、ＣＥ^* 端子の論理レベルがＨレベルになる前にラッチ制御信号ＢＬＴＣＨがＨレベルである間にリードデータを取り込み、直ぐに出力をハイインピーダンスにしてフラッシュＲＯＭ２とのアクセスを終了する。 - 特許庁

The connection control circuit 100 sets an interlock signal CE controlling a gate for connecting electrically a pair of bit line to a pair of data input/ output line to a H level or a L level in accordance with a sense amplifier activating signal ϕN and a column bank address and ϕCB.例文帳に追加

接続制御回路１００は、センスアンプ活性化信号φＮとコラムバンクアドレスφＣＢとに応じて、ビット線対とデータ入出力線対とを電気的に接続するためのゲートを制御するインターロック信号ＣＥをＨまたはＬレベルに設定する。 - 特許庁