complementary cellとは 意味・読み方・使い方

A memory cell 55 has inverters of a true side and a complementary side constituting a flip-flop.例文帳に追加

メモリーセル５５は、フリップフロップを構成するトゥルー側及びコンプリメント側インバータをもつ。 - 特許庁

A semiconductor memory has a short transistor coupling complementary storage nodes of a latch circuit of a memory cell.例文帳に追加

メモリセルのラッチ回路の相補の記憶ノードを接続するショートトランジスタを有している。 - 特許庁

To enable evaluating cell characteristics of a memory circuit having a pair of complementary memory cell arrays with the same standard as a memory circuit having a single cell array.例文帳に追加

相補メモリセル対アレイを有するメモリ回路のセル特性を、シングルセルアレイを有するメモリ回路と同等の基準で評価できるようにする。 - 特許庁

This memory is provided with: a nonvolatile memory cell 11 for storing complementary data; a complementary bit line including first and second bit lines BLT and BLB connected to the nonvolatile memory cell 11; and a sense amplifier circuit connected to the complementary bit line.例文帳に追加

相補データを記憶する不揮発性メモリセル１１と、不揮発性メモリセル１１に接続された第１ビット線ＢＬＴと第２ビット線ＢＬＢからなる相補ビット線と、相補ビット線に接続されたセンスアンプ回路と、を備える。 - 特許庁

Complementary data are stored in a memory cell of each of two memory arrays (1a, 1b) in a twin cell mode as tune information.例文帳に追加

２つのメモリアレイ（１ａ、１ｂ）各々のメモリセルに互いに相補なデータをチューン情報としてツインセルモードで格納する。 - 特許庁

The memory cell has, further, a pair of access transistor coupling the memory cell selectively to a pair of complementary bit line.例文帳に追加

メモリセルは、さらに、１対の相補ビットラインにメモリセルを選択的に結合する１対のアクセス・トランジスタをさらに有する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

This nonvolatile semiconductor memory 10 is provided with: a nonvolatile memory cell 11 for storing complementary data; a complementary bit line where a potential appears according to each complementary data during a reading operation; a sense amplifier circuit 13 for sensing the complementary data based on the potential of the complementary bit line; and a bit line charge circuit 16 connected to the complementary bit line.例文帳に追加

本発明に係る不揮発性半導体メモリ１０は、相補データを記憶する不揮発性メモリセル１１と、読み出し動作時に相補データのそれぞれに応じた電位が現れる相補ビット線と、相補ビット線の電位に基づいて相補データをセンスするセンスアンプ回路１３と、相補ビット線に接続されたビット線チャージ回路１６と、を備える。 - 特許庁