Complementary cellsとは 意味・読み方・使い方

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

A control circuit of a memory array device that has one or two related memory cells includes a true bitline connected to one or two memory cells and a complementary bitline.例文帳に追加

関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。 - 特許庁

To enable to check operation for an arbitrary cell of a pair cell in a semiconductor storage device having a plurality of pair cells each consisting of a pair of cells to store normal data and complementary data.例文帳に追加

正データおよび補データを格納するための１対のセルからなるペアセルを複数有する半導体記憶装置においてペアセルの任意のセルの動作チェックを可能にする。 - 特許庁

Two complementary read bit lines for reading out data from respective memory cells MC_1-MCN are arranged on the opposite sides in the arranging direction of the memory cells MC_1-MCN.例文帳に追加

メモリセルＭＣ_1 〜ＭＣ_N の配置方向の両側には、各メモリセルＭＣ_1 〜ＭＣ_N からデータを読み出すための相補的な２本の読み出しビット線が平行に配置されている。 - 特許庁

A memory array includes a plurality of static type memory cells disposed at intersecting points of a plurality of word lines and a plurality of complementary bit lines.例文帳に追加

メモリアレイを複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルで構成する。 - 特許庁

A first and a second memory cells MC1, MC2 store separate data on the first mode and complementary data on the second mode.例文帳に追加

第１、第２のメモリーセルＭＣ１、ＭＣ２は第１のモードでは別個のデータを記憶し、第２のモードでは相補データを記憶する。 - 特許庁

To improve the degree of integration of a memory LSI in which memory cells and the other peripheral circuits are composed of CMOS FETs (complementary metal oxide FETs).例文帳に追加

メモリセルとその他の周辺回路を共にＣＭＯＳＦＥＴで構成したメモリＬＳＩの集積度を向上させる。 - 特許庁

The semiconductor memory device includes complementary first and second bit lines, a unit memory cell including complementary first and second floating body transistor capacitorless memory cells respectively coupled to the complementary first and second bit lines, and a voltage sense amplifier which is coupled between the complementary first and second bit lines and amplifies a voltage differential between the complementary first and second bit lines.例文帳に追加

相補的な第１及び第２ビットライン、相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する単位メモリセル、及び相補的な第１及び第２ビットライン間の電圧差を増幅する相補的な第１及び第２ビットライン間に接続されている電圧センス増幅器で構成されている。 - 特許庁