equalizing lineとは 意味・読み方・使い方

The line terminating section equalizing dummy pattern 420 includes a plurality of line-like patterns which are identical in width and formed at equal intervals as the line pattern.例文帳に追加

ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 - 特許庁

To disclose a memory device having a bit line equalizing voltage generator utilizing a charge recycling method.例文帳に追加

チャージリサイクル方法を利用するビットラインイコライジング電圧発生部を有するメモリ装置が開示される。 - 特許庁

When the bit line equalizing signal BLEQ is made a H level and the pair of bit line BL, /BL is equalized to a VBL level by an equalizing circuit 1, the signal lines S2N, S2P are driven to the VBL level through the pair of bit line BL, /BL.例文帳に追加

ビット線イコライズ信号ＢＬＥＱがＨレベルとなり、イコライズ回路１によりビット線対ＢＬ，／ＢＬがＶＢＬレベルにイコライズされると、ビット線対ＢＬ，／ＢＬを通じて、信号線Ｓ２Ｎ，Ｓ２ＰがＶＢＬレベルに駆動される。 - 特許庁

The semiconductor device includes a sense amplifier SA including an equalizing circuit for equalizing a pair of bit lines BLT and BLB, an equalizing control circuit 64 for converting an amplitude of an equalizing signal EQB into a VDD level, and a word driver WD for controlling a sub-word line SWL according to a timing signal.例文帳に追加

ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。 - 特許庁

The memory device has a shared sense amplifier between a first memory block and a second memory block and includes a bit line isolation circuit, a bit line equalizer circuit, and a bit line equalizing voltage generating circuit.例文帳に追加

第１メモリブロックと第２メモリブロックとの間に共有センスアンプを有し、ビットラインアイソレーション回路とビットラインイコライザ回路、ビットラインイコライジング電圧発生回路を含む。 - 特許庁

A bit line equalizer circuit 30a equalizes respectively bit lines BL to a bit line potential VBLA and bit lines /BL to a bit line potential VBLB in accordance with activation of a bit line equalizing signal BLEQ.例文帳に追加

ビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢに、それぞれイコライズする。 - 特許庁

To reduce power consumption at the time of standby by reducing a pattern area of a bit line pre-charge equalizing circuit of a DRAM and reducing a leak current made to flow toward a word line of a short-circuited defective part between a word line and a bit line from a pre-charge power source line.例文帳に追加

ＤＲＡＭのビット線プリチャージ・イコライズ回路のパターン面積を低減し、ワード線・ビット線間短絡不良部分のワード線方向へプリチャージ電源線から流れるリーク電流を軽減し、待機時の消費電力を軽減する。 - 特許庁

The semiconductor storage device is equipped with the bit line pair BLT, the equalizing circuit 10 connected to a BLN, and a current limiting circuit 11 to supply the current to the equalizing circuit 10.例文帳に追加

本発明の半導体記憶装置は、ビット線対ＢＬＴ、ＢＬＮに接続されたイコライズ回路１０と、イコライズ回路１０に電流を供給する電流制限回路１１を備える。 - 特許庁