n‐channel MOS structureの英語

With this structure, a channel region is efficiently arranged to suppress occurrence of parasitic currents in the P-type diffusion layer, thereby preventing fluctuation in on-resistance value of an N-channel MOS transistor 1.例文帳に追加

この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 - 特許庁

In a MOS transistor cell having a salicide structure, its p-channel gate terminal and n-channel gate terminal are constituted of a linear gate wiring (10) having a constant width, and it has the plurality of gate wirings (10).例文帳に追加

サリサイド構造のＭＯＳトランジスタセルは、Ｐチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線（１０）を複数備えている。 - 特許庁

To provide a semiconductor device having a MOS transistor structure in which an n-channel gate electrode and a p-channel gate electrode are mixed in a piece of gate electrode, wherein its np boundary can suppress influences given to a MOS transistor.例文帳に追加

一本のゲート電極中にＮｃｈゲート電極とＰｃｈゲート電極とが混在しているＭＯＳトランジスタ構造を有する半導体装置において、そのＮＰ境界がＭＯＳトランジスタに与える影響を抑えることができる半導体装置を得ること。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁

An N-channel MOS-FET of superjunction structure having low on-resistance characteristics is used for a switching element, a control means turns on all the MOS-FETs in short-circuiting an AC power supply and a reactor, and turns off the MOS-FET connected to a positive side of the AC power supply when it is not required to short-circuit the AC power supply and the reactor.例文帳に追加

本発明の目的は、該スイッチング素子に低オン抵抗特性を有するスーパージャンクション構造のＮチャネルＭＯＳ−ＦＥＴを用い、該制御手段は交流電源とリアクトルの短絡するときには全てのＭＯＳ−ＦＥＴをオンし、交流電源とリアクトルの短絡が不要なときは交流電源の正側に接続されたＭＯＳ−ＦＥＴをオフするように制御することにより達成される。 - 特許庁

This driving circuit is provided with a semiconductor switching element having C-MOS (complementary metal-oxide semiconductor) structure which receives the feeding of power from a picture signal wiring and which samples the potential of a picture signal and capacitances provided among respective gate electrodes of the P-channel transistor and the N-channel transistor of the semiconductor switching element having the C-MOS structure and the picture signal wiring.例文帳に追加

画像信号配線からの給電を受け、画像信号の電位をサンプリングするＣ—ＭＯＳ構成の半導体スイッチング素子と、前記Ｃ−ＭＯＳ構成の半導体スイッチング素子のＰチャネルトランジスタおよびＮチャネルトランジスタのそれぞれのゲート電極と前記画像信号配線との間に設けられた容量とを備えたことを特徴とする駆動回路。 - 特許庁

The latch structure of the CMOS latch cell 22 is canceled by an NMOS (N-channel MOS) switch Qn 24 within the CMOS latch cell 22 when sampling data is written by an NMOS switch NMOS Qn 21 for sampling, by which the change in the state of the CMOS latch cell 22 is speeded up and the operation speed (operation margin) of the sampling latch circuit is increased.例文帳に追加

サンプリング用ＮＭＯＳスイッチＮＭＯＳＱｎ２１によるサンプリングデータの書き込み時に、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除することで、ＣＭＯＳラッチセル２２の状態の変化を速くし、サンプリングラッチ回路の動作スピード（動作マージン）を上げる。 - 特許庁