pass-transistor logic circuitとは 意味・読み方・使い方

To compose a pass transistor logic circuit which is faster and has a smaller chip area and lower power consumption than a pass transistor logic circuit obtained by mapping from a mere binary decision tree.例文帳に追加

単なる二分決定木からのマッピングにより得られるパストランジスタ論理回路よりも、高速、小チップ面積、低消費電力のパストランジスタ論理回路を合成すること。 - 特許庁

To provide a method for designing a pass transistor logic circuit capable of easily achieving not only data pass logic but also random logic without increasing a layout area.例文帳に追加

データパス論理はもちろん、レイアウト面積を増大させることなく、ランダム論理も簡単に実現することができるパス・トランジスタ論理回路の設計方法を提供する。 - 特許庁

To provide a logic circuit using a pass transistor in which leakage current flowing through the pass transistor is reduced, an increase in proportion of the number of the pass transistors to an increase in the number of inputs is small, and to provide an integrated circuit.例文帳に追加

パストランジスタを流れる漏洩電流の削減、また入力数の増加に対するトランジスタ数の増加の割合が小さいパストランジスタを用いた論理回路、および集積回路を提供する。 - 特許庁

The method for constituting a pass transistor logic circuit includes a step for logic composition using CMOS logic composing algorithm, a step for generating binary decision trees each having a variable order from the result of the logic composition in accordance with specified constraints, and a step for obtaining a plurality of pass transistor logic circuits each including ≥1 pass transistor by mapping the binary decision trees.例文帳に追加

本発明による方法は、パストランジスタ論理回路を構成する方法であって、ＣＭＯＳ論理合成アルゴリズムを利用して論理合成を行うステップと、所定の制約条件に応じて、前記論理合成の結果からそれぞれ変数順序を有する複数の二分決定木を生成するステップと、前記複数の二分決定木をマッピングすることにより、それぞれ１以上のパストランジスタを含む複数のパストランジスタ論理回路を得るステップとを包含する。 - 特許庁

The logic circuit including an embedded DRAM achieves process integration by simultaneously forming a strap connecting a memory cell capacitor with a pass transistor, and a buried dielectric layer isolating logic transistor sources and drains from a substrate.例文帳に追加

埋込みＤＲＡＭを有する論理回路は、メモリセル・キャパシタをパス・トランジスタで接続するストラップと、論理トランジスタのソースおよびドレインを、基板から分離する埋込み誘電体層とを、同時に形成することによって、プロセスの一体化を実現する。 - 特許庁

The semiconductor integrated circuit device comprises a network logic circuit block having a MOS transistor which performs a logic operation constituted of a pass transistor logic, a buffer circuit block which amplifies an output signal of the network logic circuit block, and MOS transistors 44 and 50 which are formed in a semiconductor layer of a fully-depleted type SOI substrate wherein the semiconductor layer is formed on a semiconductor substrate 51 via a buried insulation layer 52.例文帳に追加

パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロックと、ネットワーク論理回路ブロックの出力信号を増幅するバッファ回路ブロックとを備え、半導体基板５１上に埋込み絶縁層５２を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタ４４、５０を有する。 - 特許庁

To provide a MOS circuit in which a burden is reduced that is placed on a MOS circuit owing to an external circuit for driving a gate of a pass transistor, whose transfer speed is improved, and in which phenomenon is reduced in which a high level of a transferred logic signal is decreased.例文帳に追加

パストランジスタのゲートを駆動するための外部回路がＭＯＳ回路に及ぼす負荷の軽減と転送速度向上、および転送された論理信号のハイレベルが低下する現象を軽減したＭＯＳ回路を提供すること。 - 特許庁

For each level of BDD, first and second MOS transistors which correspond to all variable nodes contained within the same level are horizontally aligned and vertically stacked for each level of BDD to design the layout of the cells of the pass transistor logic circuit.例文帳に追加

ＢＤＤの各レベルについて、同一レベル内に含まれる全ての変数ノードに対応する第１および第２のＭＯＳトランジスタを水平方向に並べ、かつＢＤＤのレベル毎に垂直方向に縦積みする構造として、パス・トランジスタ論理回路のセルのレイアウトを設計する。 - 特許庁