phase-locked responseとは 意味・読み方・使い方

The units 12a, 12b are formed by duplexing a phase-locked loop circuits, and a standby system operates at a faster response speed than that of an operation system.例文帳に追加

クロック位相同期部１２ａ，１２ｂは、位相ロックループ回路を２重化したものであり、待機系は運用系よりも速い応答速度で動作する。 - 特許庁

Thus, a digital phase locked loop 33 detects a phase state of a 5ms frame synchronizing signal from a 5ms frame synchronous producing section 35 on the basis of a timing clock from a waveform rectifier section 32 and generates a fundamental clock in response to the phase state.例文帳に追加

このために、デジタル位相同期ループ３３は、波形整流部３２からのタイミングクロックに基づいて、５ｍｓフレーム同期生成部３５からの５ｍｓフレーム同期信号の位相状態を検出し、その位相状態に応じた基本クロックを発生する。 - 特許庁

To provide a system for controlling a PLL (phase locked loop) transient response capable of completing the transient response in a minimal time between continuous communication slots by reducing a lockup time, and improving a C/N ratio of a VCO (voltage controlled oscillator).例文帳に追加

ロックアップタイムの短縮により、連続する通信スロット間のわずかな時間内で過渡応答を完了させるとともに、ＶＣＯのＣ／Ｎ比の向上が可能なＰＬＬ過渡応答制御システムを提供する。 - 特許庁

To provide a delay locked loop device, capable of a duty cycle compensation (DCC), in which problems in the operation of a delay locked loop are solved by resetting the delay locked loop if a phase difference between rising and falling clocks of DCC is over specific delay, in response to a change in a power supply voltage, after locking.例文帳に追加

ＤＣＣを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。 - 特許庁

To provide a PLL (Phase-Locked Loop) circuit capable of flexibly coping with a difference in a jitter environment or characteristics of a voltage control oscillator, by easily changing the parameter of a gradient of voltage control in response to the difference in the jitter environment or the characteristics of the voltage control oscillator.例文帳に追加

ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができ、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応できるＰＬＬ回路を提供する。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁