Next, the wiring processing for the scanning path circuit is carried out by means of the wiring processing for the scanning circuit (S105), and a timing analysis processing (S106)/layout timing improvement processing (S107) is then carried out on the basis of the layout information.例文帳に追加

次にスキャン回路配線処理（Ｓ１０５）によってスキャンパス回路の配線処理が行われ以後、レイアウト情報をもとにタイミング解析処理（Ｓ１０６）・レイアウトタイミング改善処理（Ｓ１０７）が行われる。 - 特許庁

To prevent malfunction of a circuit caused by influence of clock skew, in a scanning test circuit wherein a scan path is constituted by connecting in series flip-flop circuits with scanning function.例文帳に追加

スキャン機能付フリップフロップ回路を直列接続してスキャンパスを構成したスキャンテスト回路において、クロックスキューの影響による回路の誤動作を防止する。 - 特許庁

To suppress an increase in a layout area of a LSI to the minimum by providing a dedicated wiring region for a scanning path circuit.例文帳に追加

スキャンパス回路の配線領域を専用に設けることにより、ＬＳＩのレイアウト面積の増大を最低限に抑える。 - 特許庁

A selector circuit 9 selects the output of the scanning path at the time of test of the scanning path and selects the output of the inverter circuit 8 of the final stage at the time of test of the signal propagation delay time of the flip-flop circuits to output the same to the outside.例文帳に追加

セレクタ回路９はスキャンパステスト時にはスキャンパスの出力を選択し、フリップフロップ回路の信号伝搬遅延時間テスト時には最終段のインバータ回路８の出力を選択して外部へ出力する。 - 特許庁

A semiconductor device comprises the semiconductor elements (203, 207), the scanning circuit (220) connectable to the semiconductor elements (203, 207) for testing the performance thereof, and the process monitor (PM) which is arranged in a path subjected to the testing by the scanning circuit (220).例文帳に追加

半導体素子（２０３，２０７）と、半導体素子に接続可能であり、半導体素子の機能を試験するためのスキャン回路（２２０）と、スキャン回路が試験を行うパス中に設けられるプロセスモニタ（ＰＭ）とを有する半導体装置が提供される。 - 特許庁

To provide a backlight device and a display apparatus reducing the circuit scale of a control unit and a backlight drive path for achieving area dimming function and scanning backlight function.例文帳に追加

エリア調光機能とスキャンバックライト機能を実現するための制御部およびバックライト駆動パスの回路規模を少なく抑えることが可能なバックライト装置及び表示装置を提供することである。 - 特許庁

A selector circuit 1 selects the shift mode signal SMC supplied from the outside at the time of a scanning path test and selects the output of the inverter circuit 8 of the final stage at the time of test of the signal propagation delay time of the flip-flop circuits to supply the same to the input of the inverter circuit 2 of the first stage.例文帳に追加

セレクタ回路１は、スキャンパステスト時には外部から供給されるシフトモード信号ＳＭＣを選択し、フリップフロップ回路の信号伝搬遅延時間テスト時には最終段のインバータ回路８の出力を選択して、それぞれ初段のインバータ回路２の入力に供給する。 - 特許庁

During a shift mode of a scanning test, selectors SEL1-SEL3 select the path of inputting an input signal for a test pattern of a macro cell 23 from data input terminals 41-43 and supplying it to the macro cell 23, and test signals for scan path inputted from scan input terminals 44 are supplied to registers FF1-FF6 for scan path arranged in a user logic circuit.例文帳に追加

スキャンテストのシフトモード時において、セレクタＳＥＬ１〜ＳＥＬ３は、データ入力端子４１〜４３からマクロセル２３のテストパターン用の入力信号を入力してマクロセル２３に供給するパスを選択すると共に、スキャン入力端子４４から入力されるスキャンパス用のテスト信号がユーザ論理回路中に配されるスキャンパス用レジスタＦＦ１〜ＦＦ６へ供給される。 - 特許庁

An external input signal multiplexed with the scan path test signal for IC1 and IC2 is entered from the external terminal 8A for the test into the separation multiplex circuit 5, separated and supplied to the scanning control circuits 3, 13, and Scanout signals are received from each scanning control circuit 3, 13, multiplexed and outputted through the external terminal 8A.例文帳に追加

分離多重回路５には、テスト用外部端子８ＡからＩＣ１及びＩＣ２用のスキャンパステスト信号が多重化された外部入力信号が入力され、これを分離してスキャン制御回路３、１３に供給し、各スキャン制御回路３、１３からScanout信号を受け取り、これを多重化して外部端子８Ａを介して出力する。 - 特許庁

The multi-chip package 1 has integrated circuits IC1, IC2 including an internal cell which is a test object, and IC1 has an internal input terminal 7A connected to the external terminal 8A for the test, a separation multiplex circuit 5 connected thereto, and a scanning control circuit 3 for controlling a scan path test signal in the internal cell.例文帳に追加

マルチチップパッケージ１は、テスト対象となる内部セルを含む集積回路ＩＣ１、ＩＣ２を有し、ＩＣ１は、テスト用外部端子８Ａに接続された内部入力端子７Ａ、これに接続された分離多重回路５、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路３を有する。 - 特許庁

Additionally, the state of the scan FF is locked so that an undefined value will not propagate to a combination circuit that should be subjected to a scanning test from the scan FF for composing the bypassed partial scan path.例文帳に追加

スキャンＦＦのシリアル接続で構成される部分スキャンパスとセレクタとが交互に接続されて形成されるスキャンパスに対して、部分スキャンパス選択情報を与え、特定の部分スキャンパスをバイパスしてスキャンパターンを印加することと、バイパスされた部分スキャンパスを構成するスキャンＦＦからの不定値がスキャンテスト対象の組合せ回路に伝搬しないように、スキャンＦＦの状態をロックする。 - 特許庁