ここにおいて、スキャンパス制御回路（５）は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。例文帳に追加

The scan path control circuit (5) considers the scan paths included in the scan path route as selective scan paths, considers the scan paths excluded from the scan path route as nonselective scan paths, and inhibits the nonselective scan paths from being supplied with a clock. - 特許庁

スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路例文帳に追加

SCAN PATH CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT EQUIPPED WITH THE SAME - 特許庁

スキャンパス回路、スキャンパス回路の生成方法、および、そのプログラムを記録した記録媒体例文帳に追加

SCAN PATH CIRCUIT, GENERATION METHOD FOR SCAN PATH CIRCUIT AND RECORDING MEDIUM WITH RECORDED PROGRAM FOR IT - 特許庁

スキャンパス回路を有する半導体回路例文帳に追加

SEMICONDUCTOR CIRCUIT WITH SCAN PATH CIRCUIT - 特許庁

スキャンパス回路及び半導体集積回路例文帳に追加

SCAN PATH CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

半導体集積回路のスキャンパス配線設計方法例文帳に追加

SCAN PATH WIRING DESIGNING METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

半導体集積回路のスキャンパス設計方法例文帳に追加

SCAN PATH DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

スキャンパスレイアウト方法及び半導体集積回路例文帳に追加

SCAN PATH LAYOUT METHOD AND SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

スキャンパステスト回路及びその設計方法例文帳に追加

SCAN PATH TEST CIRCUIT AND DESIGNING METHOD THEREFOR - 特許庁

スキャンパス内蔵半導体集積回路例文帳に追加

SCAN PATH BUILT-IN SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

スキャンパステスト用フリップフロップ回路例文帳に追加

FLIP-FLOP CIRCUIT FOR SCAN PASS TEST - 特許庁

スキャンパス内蔵の半導体集積回路例文帳に追加

SEMICONDUCTOR WITH BUILT-IN CIRCUIT CONTAINING SCAN PATHS - 特許庁

フリップフロップ及びスキャンパス回路例文帳に追加

FLIP-FLOP AND SCAN-PATH CIRCUIT - 特許庁

スキャンパステスト機能付きモニタ回路例文帳に追加

MONITOR CIRCUIT WITH SCAN PATH TEST FUNCTION - 特許庁

スキャンパス回路、集積回路及び集積回路の検査方法例文帳に追加

SCAN PATH CIRCUIT, INTEGRATED CIRCUIT AND INSPECTION METHOD OF INTEGRATED CIRCUIT - 特許庁

半導体集積回路およびスキャンパステスト回路設計方法例文帳に追加

SEMICONDUCTOR INTEGRATED CIRCUIT AND SCAN PATH TEST CIRCUIT DESIGN METHOD - 特許庁

冗長故障検証によるスキャンパス方法及び集積論理回路例文帳に追加

SCAN PATH METHOD BY REDUNDANT FAILURE VERIFICATION AND INTEGRATED LOGIC CIRCUIT - 特許庁

スキャンフリップフロップと、スキャンパス回路およびその設計方法例文帳に追加

SCAN FLIP-FLOP, SCAN PATH CIRCUIT AND DESIGN METHOD FOR THE SAME - 特許庁

スキャンパステスト用のフリップフロップ回路およびシミュレーション方法例文帳に追加

FLIP-FLOP CIRCUIT FOR SCAN PATH TEST AND SIMULATION METHOD THEREOF - 特許庁

複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンパス長の合計を小さくする。例文帳に追加

To reduce the total of scan path lengths in the layout design of a test-facilitated semiconductor integrated circuit having plural scan paths. - 特許庁

論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置例文帳に追加

SCAN PATH CIRCUIT FOR LOGIC CIRCUIT TEST AND INTEGRATED CIRCUIT DEVICE PROVIDED WITH IT - 特許庁

スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法例文帳に追加

SCAN PATH CIRCUIT, AND METHOD OF TESTING LOGIC CIRCUIT AND INTEGRATED CIRCUIT EQUIPPED WITH THE SAME - 特許庁

スキャンパステストでの動作電流を抑えると共に、スキャンパスを用いたシミュレーションに要する時間を短縮することのできるスキャンパステスト用のフリップフロップ回路およびシミュレーション方法を提供すること。例文帳に追加

To provide a flip-flop circuit for scan path test capable of suppressing operation current in the scan path test and reducing the time necessary for simulation using a scan path, and to provide a simulation method thereof. - 特許庁

スキャンＦＦのシリアル接続で構成される部分スキャンパスとセレクタとが交互に接続されて形成されるスキャンパスに対して、部分スキャンパス選択情報を与え、特定の部分スキャンパスをバイパスしてスキャンパターンを印加することと、バイパスされた部分スキャンパスを構成するスキャンＦＦからの不定値がスキャンテスト対象の組合せ回路に伝搬しないように、スキャンＦＦの状態をロックする。例文帳に追加

Additionally, the state of the scan FF is locked so that an undefined value will not propagate to a combination circuit that should be subjected to a scanning test from the scan FF for composing the bypassed partial scan path. - 特許庁

制御回路は、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する。例文帳に追加

The control circuit controls whether or not the selector bypasses the plurality of partial scan paths. - 特許庁

半導体集積回路、スキャンパス初期化方法、テストパターン生成システム、及びプログラム例文帳に追加

SEMICONDUCTOR INTEGRATING CIRCUIT, SCAN PATH INITIALIZING METHOD, TEST PATTERN GENERATING SYSTEM, AND PROGRAM - 特許庁

複数のスキャンパスを有するスキャンテスト回路のスキャンテスト時間を短縮する。例文帳に追加

To shorten scan test time of a scan test circuit which has a plurality of scan paths. - 特許庁

スキャンパステストを高速に実施することのできる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit in which a scan path test can be conducted at high speed. - 特許庁

各ユニットに対して１つのスキャンパスレジスタを設置することにより回路規模を削減できる。例文帳に追加

One scan path register is installed for each unit so that circuit scale can be reduced. - 特許庁

スキャンパステストクロック端子数の増大を抑止する回路の提供。例文帳に追加

To provide a circuit which reduces an increase in the number of scan path test clock terminal. - 特許庁

簡単な回路構成で高精度のテスタを不要とするスキャンパステスト技術を提供する。例文帳に追加

To provide a scan path test technique capable of dispensing with a precise tester, by simple circuit constitution. - 特許庁

スキャンパステストを行うときに回路内を流れる電流の増加を抑制する。例文帳に追加

To suppress an increase of an electric current flowing through a circuit when the scan path test is implemented. - 特許庁

スキャンパス経路のホールドエラーを的確に回避できるスキャンフリップフロップ回路装置を得る。例文帳に追加

To exactly evade a hold-error in a scan path route. - 特許庁

スキャンパスフリップフロップを有する論理回路（６５）と、スキャンパステストを実行するテスト回路（７０）とを具備する半導体集積回路を構成する。例文帳に追加

The semiconductor integrated circuit includes a logic circuit (65) having a scan path flip-flop and a test circuit (70) executing a scan path test. - 特許庁

ゲーティッドクロック設計により設計された論理回路に対してスキャンパステストを実行可能なスキャンパステスト回路設計方法等を提供する。例文帳に追加

To provide a scan path circuit design method or the like which allows a scan path test to be performed for a logic circuit designed by gated clock design. - 特許庁

設計に時間をかけずに誤動作のないスキャンパス・テスト回路を実現することと、スキャンパス・テスト時の瞬時電流を削減し、テスターの電流供給不足が発生しにくい半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit where a scan pass test circuit having no malfunction is realized without taking time for designing, instantaneous current in the scan pass testing time is reduced, and shortage of current supply of the tester hardly occurs. - 特許庁

スキャンパスからの出力が圧縮格納される場合や、スキャンパス数が多い場合であっても、集積回路の製造不良（故障）を検出するだけでなく、その発生位置の特定を可能にする。例文帳に追加

To not only detect a manufacture defect (failure) of an integrated circuit but also make specifiable its generation position, even in the case where an output from the scan path is compressed and stored or where the number of scan paths is large. - 特許庁

組み込み自己検査回路におけるスキャンパスのマスク方法に関して、スキャンパスの一部のみをマスクすることにより、観測不能となるフリップフロップを必要最小限に抑える方法を提供する。例文帳に追加

To provide a method of suppressing flip-flops to be not observable irreducible minimum by masking only a part of scan paths concerning a masking method in a built-in self-checking circuit. - 特許庁

論理が深い組み合わせ回路にスキャンパス用ラッチ回路１０を挿入して、スキャンパス用フリップフロップ１〜４及びスキャンパス用ラッチ回路１０間の論理の深さが略等しい組み合わせ回路１１、１２に分割すると共に、通常時に動作する通常フリップフロップ９をスルーとすることにより、最終的な検証パタンを短くする。例文帳に追加

A latch circuit 10 for a scan-path is inserted into a combined circuit deep in logic to be divided into combined circuits 11, 12 having substantially same logical depth between flip flops 1-4 for the scan- path and the latch circuit 10, and a usual flip flop 9 operated in the usual operation is brought into a through condition, so as to shorten a final verifying pattern. - 特許庁

スキャンパス回路の結線が行われていない初期ネットリスト（Ｓ１０１）がセル配置処理（Ｓ１０２）によって配置処理され、スキャン回路用配線領域予約処理（Ｓ１０３）によってスキャンパス回路用の配線領域が確保され、セル配線処理（Ｓ１０４）によってスキャンパス回路以外の配線処理が行われる。例文帳に追加

An initial netlist (S101) having a no connected scanning path circuit is arranged by means of a cell arrangement processing (S102), the wiring region for the scanning path circuit is reserved by means of a wiring region reservation processing for the scanning circuit (S103), and a wiring processing except the scanning path circuit is carried out by means of a cell wiring processing (S104). - 特許庁

半導体装置１０が備えるスキャンパステスト回路２０は、スキャンチェーン１０２，１０７、EXOR２０１、及びＳＣ制御回路４０２を含む。例文帳に追加

A scan pass test circuit 20 of the semiconductor device 10 includes scan chains 102, 107, an EXOR 201, and an SC control circuit 402. - 特許庁

シフト動作に要する時間を短縮することができるスキャンパス回路及び半導体集積回路を提供する。例文帳に追加

To provide a scan path circuit and a semiconductor integrated circuit which enable shortening of the time required for a shifting operation. - 特許庁

複数個の入力回路４０in、及び複数個の出力回路４０outにより、バウンダリスキャンパスチェーン（BSPC)が形成されている。例文帳に追加

A boundary scan pass chain (BSPC) is formed of a plurality of input circuits 40in, and a plurality of output circuits 40out. - 特許庁

通常動作時には破線で示すデータ経路の回路に対して、スキャンパステスト時に実線で示すデータ経路の回路を構成する。例文帳に追加

A circuit of a data route shown by a dashed line is constituted in a usual operation, and a circuit of a data route shown by a solid line is constituted in a scan-path test. - 特許庁