single phase clockとは 意味・読み方・使い方

A single-phase clock CLK 0 is divided into clock signals CLK1 for driving an NMOS transistor and clock signals CLK2 for driving a PMOS transistor.例文帳に追加

しかし、この駆動方法ではｎ型、ｐ型ＭＯＳトランジスタのｇｍを十分に大きくすることが出来ず、今後のより高い入力信号周波数の要求には対応できないという問題がある。 - 特許庁

A differential clock registor 4 provided with a built-in differential amplifier unit or arranged near the differential amplifier converts the double-phase clock signals CLK2 and XCLK2 to a single phase clock signal of the operating voltage by differentially increasing amplitude thereof.例文帳に追加

差動増幅部を内蔵あるいはその近傍に配置した差動クロックレジスタ４は２相のクロック信号ＣＬＫ２，ＸＣＬＫ２を差動増幅して動作電圧の単相のクロック信号に変換し、この単相のクロック信号に同期して動作する。 - 特許庁

In the process, a clock counter 102 counts the number of VCO output clocks in a single cycle of a reference clock 10, to estimate the phase difference at a lock point with respect to a reference clock and a frequency-divided clock of a VCO output clock 27 with the counted values at two predetermined points of time.例文帳に追加

その過程でクロック計数カウンタ１０２が基準クロック１０の一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロック２７に対する分周クロックとのロックポイントにおける位相差を推定する。 - 特許庁

By feeding a single phase clock signal to a line scanning circuit 17 through one clock signal feeding line 30, it is possible to decrease the delay of the clock signal caused by increasing the wiring volume.例文帳に追加

単相のクロック信号を一本のクロック信号供給線３０を介してライン走査回路１７に供給することによって配線容量が増大することによるクロック信号の遅延を低減することができる。 - 特許庁

To provide a symbol synchronizing circuit preventing an increase in clock phase deviation due to a temperature change or the like using a single synchronization circuit system.例文帳に追加

同期回路が１系統で、温度変化等によるクロック位相ずれの増大を防止できるシンボル同期回路を提供すること。 - 特許庁

A single-phase clock may be used to control all active switches within a charge pump, and capacitive coupling may simplify biasing and timing for clock signals controlling transfer capacitor coupling switches.例文帳に追加

単相クロックは、チャージポンプ内の全ての能動スイッチを制御するために用いられ、容量性結合は、バイアスと転送コンデンサ結合スイッチを制御するクロック信号のタイミングを簡単化する。 - 特許庁

A step for stopping the real clock tree and a step for closing the phase lock loop feedback route by the copy clock signal are completed within a single clock cycle so as to maintain the lock during the period of switching from the normal operation mode to the test mode.例文帳に追加

リアルクロックツリーを停止するステップと、コピークロック信号で位相ロックループフィードバック経路を閉じるステップは、通常動作モードからテストモードへの切り換えの間ロックが維持されるように、単一クロックサイクル内で完了する。 - 特許庁

Clock signals CLK1 and CLK2 are taken respectively from the output terminals O1 and O2 to be respectively supplied to single/balance signal converters 20A and 20B having the same configuration to each other, are converted from single phase clock signal to two phase clock signals, and further are respectively amplified by amplifiers 21A and 21B having the same configuration to each other.例文帳に追加

これら出力端Ｏ１及びＯ２からそれぞれクロック信号ＣＬＫ１及びＣＬＫ２が取り出され、それぞれ互いに同一構成のシングル／バランス信号変換回路２０Ａ及び２０Ｂに供給されて、単相クロック信号が、互いに逆相の２相クロック信号に変換され、さらに、それぞれ互いに同一構成の増幅回路２１Ａ及び２１Ｂで増幅される。 - 特許庁