「single phase clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a receiving circuit that can accurately detect a clock signal having a single phase and a small amplitude.例文帳に追加

単相で振幅が小さいクロック信号を的確に検出可能な受信回路を提供する。 - 特許庁

A single analog to digital conversion of a single analog error signal to multiple, phase shifted, and a variable duty cycle clock is provided.例文帳に追加

単一のアナログ誤差信号から多数の位相シフトされた可変デューティ・サイクル・クロックへの単一のアナログ−ディジタル変換が提供される。 - 特許庁

A single-phase clock CLK 0 is divided into clock signals CLK1 for driving an NMOS transistor and clock signals CLK2 for driving a PMOS transistor.例文帳に追加

しかし、この駆動方法ではｎ型、ｐ型ＭＯＳトランジスタのｇｍを十分に大きくすることが出来ず、今後のより高い入力信号周波数の要求には対応できないという問題がある。 - 特許庁

A differential clock registor 4 provided with a built-in differential amplifier unit or arranged near the differential amplifier converts the double-phase clock signals CLK2 and XCLK2 to a single phase clock signal of the operating voltage by differentially increasing amplitude thereof.例文帳に追加

差動増幅部を内蔵あるいはその近傍に配置した差動クロックレジスタ４は２相のクロック信号ＣＬＫ２，ＸＣＬＫ２を差動増幅して動作電圧の単相のクロック信号に変換し、この単相のクロック信号に同期して動作する。 - 特許庁

In the process, a clock counter 102 counts the number of VCO output clocks in a single cycle of a reference clock 10, to estimate the phase difference at a lock point with respect to a reference clock and a frequency-divided clock of a VCO output clock 27 with the counted values at two predetermined points of time.例文帳に追加

その過程でクロック計数カウンタ１０２が基準クロック１０の一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロック２７に対する分周クロックとのロックポイントにおける位相差を推定する。 - 特許庁

By feeding a single phase clock signal to a line scanning circuit 17 through one clock signal feeding line 30, it is possible to decrease the delay of the clock signal caused by increasing the wiring volume.例文帳に追加

単相のクロック信号を一本のクロック信号供給線３０を介してライン走査回路１７に供給することによって配線容量が増大することによるクロック信号の遅延を低減することができる。 - 特許庁

To provide a symbol synchronizing circuit preventing an increase in clock phase deviation due to a temperature change or the like using a single synchronization circuit system.例文帳に追加

同期回路が１系統で、温度変化等によるクロック位相ずれの増大を防止できるシンボル同期回路を提供すること。 - 特許庁

A single-phase clock may be used to control all active switches within a charge pump, and capacitive coupling may simplify biasing and timing for clock signals controlling transfer capacitor coupling switches.例文帳に追加

単相クロックは、チャージポンプ内の全ての能動スイッチを制御するために用いられ、容量性結合は、バイアスと転送コンデンサ結合スイッチを制御するクロック信号のタイミングを簡単化する。 - 特許庁

A step for stopping the real clock tree and a step for closing the phase lock loop feedback route by the copy clock signal are completed within a single clock cycle so as to maintain the lock during the period of switching from the normal operation mode to the test mode.例文帳に追加

リアルクロックツリーを停止するステップと、コピークロック信号で位相ロックループフィードバック経路を閉じるステップは、通常動作モードからテストモードへの切り換えの間ロックが維持されるように、単一クロックサイクル内で完了する。 - 特許庁

Clock signals CLK1 and CLK2 are taken respectively from the output terminals O1 and O2 to be respectively supplied to single/balance signal converters 20A and 20B having the same configuration to each other, are converted from single phase clock signal to two phase clock signals, and further are respectively amplified by amplifiers 21A and 21B having the same configuration to each other.例文帳に追加

これら出力端Ｏ１及びＯ２からそれぞれクロック信号ＣＬＫ１及びＣＬＫ２が取り出され、それぞれ互いに同一構成のシングル／バランス信号変換回路２０Ａ及び２０Ｂに供給されて、単相クロック信号が、互いに逆相の２相クロック信号に変換され、さらに、それぞれ互いに同一構成の増幅回路２１Ａ及び２１Ｂで増幅される。 - 特許庁

The delay control circuit and variable delay circuit are prevented from operating unnecessarily, so the leading or lagging quantity of the phase of the control clock signal in single phase adjustment becomes a minimum unit that the variable delay circuit can adjust.例文帳に追加

遅延制御回路および可変遅延回路が余分に動作することが防止されるため、１回の位相調整における制御クロック信号の位相の進み量または遅れ量は、可変遅延回路が調整可能な最小単位になる。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁

An upper counter 101 counts on a count clock that is a single output signal constituting a first lower phase signal output from a delay circuit and furthermore counts on a count clock output from a lower counter 103 to acquire a first upper count value.例文帳に追加

上位カウンタ101は、遅延回路から出力される第1の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第1の上位計数値を取得する。 - 特許庁

A whole semiconductor integrated circuit using a single-phase clock or a flip-flop circuit unit 1 in a circuit block is previously provided with both an XOR gate 4 for switching between rising-edge and falling-edge clock inputs and a selector 7 for switching between reset inputs for normal operation and for tests.例文帳に追加

単相クロックを使用する半導体集積回路全体もしくは回路ブロック内のフリップフロップ回路単位１に、立ち上がり及び立ち下がりの両エッジクロック入力切り換え用のＸＯＲゲート４と、通常動作用とテスト用リセット入力切り換え用セレクタ７をあらかじめ設ける。 - 特許庁

In the synchronous detection circuit for carrying out a full-wave rectification process and a smoothing process by using a switched capacitor circuit, supplying form of two-phase clock to a singel switched capacitor circuit is switched according to an input signal so that the single switched capacitor circuit can function selectively as a positive phase integrator and an opposite phase integrator in this constitution.例文帳に追加

スイッチドキャパシタ回路を用いて両波整流処理及び平滑処理を行う同期検波回路において、単一のスイッチドキャパシタ回路への２相クロックの供給形態を入力信号に応じて切り替えることにより、上記単一のスイッチドキャパシタ回路が選択的に正相積分器及び逆相積分器として機能し得るように構成する。 - 特許庁

A CPU reads appropriate data from a memory where data for adjustment for adjusting the non-overlap time of the two-phase clock signal are stored in accordance with sensor signals outputted by a temperature sensor and a voltage sensor for sensing the operation environment of a microcomputer and sets a delay time (d) by delay controlling parts 12a and 12b arranged in a two-phase clock single generating part 4.例文帳に追加

ＣＰＵは、マイクロコンピュータの動作環境をセンシングする温度センサ，電圧センサが出力したセンサ信号に応じて、二相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されているメモリより適切なデータを読み出して、二相クロック信号生成部４に配置されているディレイ制御部１２ａ，１２ｂによって遅延時間ｄの設定を行う。 - 特許庁

After the value of each bit constituting the first upper count value is inverted, the upper counter 101 counts on a count clock that is a single output signal constituting a second lower phase signal output from the delay circuit and furthermore counts on a count clock output from the lower counter 103 to acquire a second upper count value.例文帳に追加

第1の上位計数値を構成する各ビットの値が反転された後、上位カウンタ101は、遅延回路から出力される第2の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第2の上位計数値を取得する。 - 特許庁

To avoid a malfunction with respect to a clock synchronizing operation, reproduction carrier synchronizing operation and automatic gain control operation caused by the mutual difference in the distribution of generation probabilities between signal points orthogonally projected on an in-phase axis and a quadrature axis in one quadrant of a single symbol.例文帳に追加

単一のシンボルの１つの象限において同相軸上と直交軸上に正射影した信号点の発生確率の分布が互いに異なることによるクロック同期動作、再生搬送波の同期動作、自動利得制御動作に対する誤動作を回避する。 - 特許庁

When the divided clock signals are inputted into DFFs 1, 2, and 3 constituting in a dividing circuit, the gm of the N-type or P-type MOS transistor can be set higher than in the conventional cases, so that a single-phase clock drive dividing circuit can be improved much further in frequency characteristics than the conventional.例文帳に追加

単相クロックＣＬＫ０をそれぞれｎＭＯＳトランジスタ駆動用クロック信号ＣＬＫ１及びｐＭＯＳトランジスタ駆動用クロック信号ＣＬＫ２に分割し、分割されたクロック信号を分周回路を構成するＤＦＦ１、２、３回路に入力すると、ｎ型、ｐ型のＭＯＳトランジスタのそれぞれのｇｍを従来よりも大きく設定するので、分周の周波数特性を従来よりも大幅に伸ばすことが可能となる。 - 特許庁