| 例文 (11件) |
"IP cores"を含む例文一覧と使い方
該当件数 : 11件
METHOD FOR COMMUNICATION BETWEEN IP CORES, AND INTEGRATED CIRCUIT USING THE SAME例文帳に追加
ＩＰコア間の通信方法及びそれを使用する集積回路 - 特許庁
The system for communication between IP cores uses a self-contained architecture built in IP cores 11 comprising ultrahigh integrated circuit blocks and uses simple format message communication to thereby facilitate standardization of an on-chip bus 16, dispense with a bus arbitration mechanism between the IP cores 11 and implement easy use.例文帳に追加
本発明は、超高集積回路ブロックで成るＩＰコア１１に自立性を持たせたアーキテクチャを組み込み、簡素なフォーマットのメッセージ通信によってオンチップバス１６の標準化を容易にし、ＩＰコア１１間のバス調停機構も不要で、使用を容易にするＩＰコア間の通信方式を特徴とする。 - 特許庁
To ensure real time performance of use of a bus when the bus is shared by a plurality of IP cores, and to improve bus use efficiency.例文帳に追加
複数のＩＰコアによりバスが共用される場合におけるバスの使用のリアルタイム性を保証し、さらにバスの使用効率の向上を図る。 - 特許庁
AWT's standard products include IP Cores, ASICs, and board level products in the fields of demodulation, forward error correction, and encryption decryption. 例文帳に追加
AWTの代表的な製品としては、変調復元、フォワードエラー訂正や暗号の複合などの分野における IP Core、 ASICs, 基板レベルの製品などがある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』
The semiconductor integrated circuit 50 includes a processor 1, memory 2, analog core 3, IP cores 4 to 6, external bus 7, main bus 8 and interface units 11 to 16.例文帳に追加
半導体集積回路５０にはプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。 - 特許庁
In the case of testing the connection between the IP cores 32 and 33, test signals are supplied for the IP core 32 via the selector 40, and signals of a normal signal input terminal of the IP core 33 are transferred to the signal checker 45.例文帳に追加
ＩＰコア３２、３３間の接続試験を行う場合には、試験信号をセレクタ４０を介してＩＰコア３２に供給し、ＩＰコア３３の通常信号入力端子の信号を信号チェック器４５に転送する。 - 特許庁
Two or more memory channels making up a first aggregate target populate an address space assigned to the first aggregate target and appear as a single target to the initiator IP cores.例文帳に追加
第１の集合ターゲットを構成する２以上のチャネルは、第１の集合ターゲットに割り当てられたアドレス空間をポピュレートして、イニシエータＩＰコアからは単一のターゲットとして見える。 - 特許庁
To provide a technique suitable for an interconnect path designation transaction to target IP cores (including two or more channels making up a first aggregate target).例文帳に追加
ターゲットＩＰコア（これらは第１の集合ターゲットを構成する２以上のチャネルを含む）へのインターコネクト経路指定トランザクションに適する技術を提供する。 - 特許庁
An apparatus controlling the use right of the bus by the plurality of IP cores 30 includes a main controller 10, and sub controllers 20 each provided correspondingly to each IP core 30.例文帳に追加
複数のＩＰコア３０によるバスの使用権を制御する装置であって、主制御部１０と、個々のＩＰコア３０に対応して個別に設けられた副制御部２０とを備える。 - 特許庁
To provide an one-chip system utilizing a CDMA bus which can select the length of an optimized code word by sorting a plurality of IP cores connected to the CDMA bus according to a prescribed reference and allocating code words in sorted groups, and to provide a method for transmitting data in the system.例文帳に追加
ＣＤＭＡバスに接続されている複数のＩＰコアを所定の基準に従って分類し、分類したグループ内でコードワードを割り当てることによって、最適化されたコードワードの長さを選択できるようにする、ＣＤＭＡバスを利用したワンチップシステム、および、そのシステムにおけるデータ伝送方法を提供する。 - 特許庁
| 例文 (11件) |
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| この対訳コーパスは独立行政法人情報通信研究機構の集積したものであり、Creative Commons Attribution-Share Alike 3.0 Unportedでライセンスされています。 |
原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ” 邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 | This work has been released into the public domain by the copyright holder. This applies worldwide. 日本語版の著作権保持者は ©1999 山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。 |
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