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binary clockの部分一致の例文一覧と使い方
該当件数 : 59件
Binary received data DATA_0 are normalized by sampling them with a reference clock CLK_ref, and pulses are generated in repetition cycles A equal to the reciprocal of the bit transmission rate of the received data DATA_0 in synchronism with respective edges of data DATA for reception obtained by the normalization and are used as a reception clock CLK for extracting bits from the data DATA for reception.例文帳に追加
2値の受信データDATA_0を基準クロックCLK_refでサンプリングすることによって正規化し、これにより得られる受信用データDATAの各エッジに同期して受信データDATA_0のビット伝送速度の逆数に等しい繰り返し周期Aでパルスを生成し、このパルスを受信用データDATAからビット抽出を行うための受信クロックCLKとする。 - 特許庁
An information detection circuit latches a binary signal received by a delayed flip-flop 272i at a time T(=iL/n) and provides an output by using, as a trigger, a second clock signal that is outputted from a delay element 271i by a delay of iL/n (1≤i≤n-1) and uses a unit frame period L for its period.例文帳に追加
情報検出回路は、遅延素子271i、(1≦i≦n−1)においてiL/nだけ遅らさせて出力され、単位フレーム期間Lを周期とする第2のクロック信号をトリガとして、ディレイドフリップフロップ272iにT=iL/nに入力された2値信号をラッチして出力する。 - 特許庁
As a remedy for this, it is made a pulse generator, which adds a reference oscillation clock with a binary adder of the number of bits which ensures necessary resolution, and takes out a logical bit from information about a bit position within a phase register and computes an appropriate pulse generated position thereby generating the set number of pulses.例文帳に追加
この改善策として、基準発振クロックを必要な分解能が得られるビット数の2進加算器で加算し、位相レジスタ中のビット位置情報から論理ビットを取り出し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁
During operation, the "brick" transforms binary field data and/or analog field data that have been received into digital signals, and transmits the digital signals, in terms of synchronization basis to IEDs related of their "bricks", by using clock signals supplied to individual bricks by respective IEDs.例文帳に追加
動作中、ブリックは受信された2値フィールドデータおよび/またはアナログフィールドデータをデジタル信号に変換し、各IEDによって個々のブリックに供給されるクロック信号を使用することにより、当該デジタル信号をそれらのブリックの関連するIEDに同期的に送信する。 - 特許庁
Inserted to the last line for example of a field constituting one screen of a computer signal is a reference signal Sref (or Sref1, Sref2) in which prescribed binary data alternately continue horizontally, a reference signal for the purpose of detecting a phase in sampling a computer signal with a prescribed sampling clock.例文帳に追加
コンピュータ信号の1画面を構成するフィールドの最終ライン等に、コンピュータ信号を所定のサンプリングクロックでサンプリングしたときのサンプリング位相を検出するための、水平方向に所定の2値データが交互に連続したレファレンス信号Sref(もしくはSref1,Sref2)を挿入する。 - 特許庁
Then, one bit-clock signal most suitable for strobing a binary signal waveform whose strobing timing is shifted by the fluctuation of the group delay time is selected from the group of the plurality of bit clocks having shifted phases and a processing for strobing data is successively performed by using it.例文帳に追加
そして群遅延時間の変動によりストローブタイミングがずれた2値化信号波形をストローブするのに最も適したビットクロック信号をこれら複数の位相をずらしたビットクロック群の中から1つ選択し、これを用いてデータストローブする処理を逐次行うようにした。 - 特許庁
The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.例文帳に追加
この改善策として、基準発振クロックを必要な分解能が得られるビット数の2進カウンタでカウントし、1サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁
The digital signal processor 74 removes as clock noise a frequency band that always appears and has substantially no spectrum variations in a predetermined period, uses a frequency band that has a relatively large spectrum variation as an FSK modulation signal according to the code contents, and outputs binary data according to the frequency band as a code signal.例文帳に追加
また、ディジタル信号処理部74に、常時出現し、所定期間内にスペクトラム変化がほとんど生じない周波数帯をクロックノイズとして除去させると共に、スペクトラム変化が比較的大きい周波数帯をコード内容に応じたFSK変調信号とし、その周波数帯に応じた2値化データをコード信号として出力させる。 - 特許庁
This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加
複数個のフリップフロップ12,13に挟まれた回路11の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ12に回路11へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路11の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ15を有する。 - 特許庁
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