例文 (20件) |
gain locked loopの部分一致の例文一覧と使い方
該当件数 : 20件
PHASE LOCKED LOOP CIRCUIT, LOOP FILTER GAIN CONTROL METHOD OF PHASE LOCKED LOOP CIRCUIT AND REPRODUCING DEVICE例文帳に追加
位相同期ループ回路、位相同期ループ回路のループフィルタゲイン制御方法並びに再生装置 - 特許庁
GAIN CORRECTION CIRCUIT, PHASE-LOCKED LOOP CIRCUIT, AND FILTER CIRCUIT例文帳に追加
ゲイン補正回路、位相同期回路及びフィルタ回路 - 特許庁
PHASE-LOCKED LOOP CIRCUIT, INFORMATION REPRODUCTION DEVICE, ELECTRONIC APPARATUS, AND GAIN CONTROL METHOD OF THE PHASE-LOCKED LOOP CIRCUIT例文帳に追加
位相同期回路、情報再生装置、電子機器、位相同期回路のゲイン制御方法 - 特許庁
To provide a phase locked loop (PLL) that sets a gain automatically.例文帳に追加
利得を自動的に設定する位相ロックループPLLを提供する。 - 特許庁
PHASE LOCKED LOOP OSCILLATING APPARATUS EQUIPPED WITH COMPENSATING FUNCTION FOR LOOP GAIN例文帳に追加
一巡利得を補償する機能を備えたフェーズ・ロックド・ループ発振装置 - 特許庁
AUTOMATIC GAIN CONTROL CIRCUIT, GAIN CONTROL METHOD OF AMPLIFIER, DETECTION METHOD OF LOCKED STATE OF AMPLIFIER IN AUTOMATIC GAIN CONTROL LOOP例文帳に追加
自動利得制御回路、増幅器の利得制御方法及び自動利得制御ループ内の増幅器のロック状態を検出する検出方法 - 特許庁
The second signal B is representative of a gain setting for the phase locked loop to set.例文帳に追加
第2の信号Bは設定する位相ロックループに対する利得設定を表す。 - 特許庁
The loop bandwidth of the phase-locked loop circuit is set to a desired value by setting the gain to a predetermined value by the gain setting circuit 60 and setting the time constant to a predetermined value by the time constant setting circuit 70.例文帳に追加
位相同期回路のループバンド幅は、ゲイン設定回路60がゲインを所定値に設定し、時定数設定回路70が時定数を所定値に設定することによって、所望値に設定される。 - 特許庁
To provide a phase-locked loop circuit which is capable of operating over a wide frequency range and reducing a gain of a voltage controlled oscillator.例文帳に追加
広周波数範囲で動作可能であり、電圧制御発振器のゲインを低減させることができる位相ロックループ回路を提供する。 - 特許庁
The phase locked loop frequency synthesizer includes a circuit that decides an actual gain of the voltage controlled oscillator by using at least one measurement parameter and provides a signal denoting the actual gain of the voltage controlled oscillator.例文帳に追加
位相ロックループ周波数シンセサイザは、少なくとも1つの測定パラメータから電圧制御発振器の実際の利得を決定し、電圧制御発振器の実際の利得を表す信号を送る回路を含む。 - 特許庁
The phase-locked loop circuit comprises a gain setting circuit 60 for setting a gain of a voltage controlled oscillator 40, and a time constant setting circuit 70 for setting a time constant determined from a magnitude of a current of a charge pump circuit 20 and a capacity value of a loop filter 30.例文帳に追加
位相同期回路は、電圧制御発振器40のゲインを設定するゲイン設定回路60と、チャージポンプ回路20の電流の大きさ及びループフィルタ30の容量値から決定される時定数を設定する時定数設定回路70とを備えている。 - 特許庁
To provide a spread spectrum clock generator circuit which automatically compensates for variations in passive component values, system gain and charge pump current in a Phase Locked Loop (PLL) circuit.例文帳に追加
位相ロックループ回路内の受動素子値およびシステム利得およびチャージポンプ電流の変動を自動的に補正するスペクトル拡散クロック発生器回路を提供する。 - 特許庁
To provide a phase locked loop frequency synthesizer that can control fluctuation in the gain of a voltage controlled oscillator, improve a noise characteristic and has a short acquisition time.例文帳に追加
電圧制御発振器の利得の変動を制御することができ、雑音特性が改善された、短い捕捉時間を有する位相ロックループ周波数シンセサイザを提供すること。 - 特許庁
To provide a PLL circuit having an oscillator to be digitally controlled, and capable of compensating offset caused in switching loop gain and being locked at a high speed.例文帳に追加
ディジタル制御される発振器を有するPLL回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能なPLL回路を提供すること。 - 特許庁
To provide a phase-locked loop that ensures a stable operation under variable conditions (temperature, supply voltage, secular change and others) and implements a low gain voltage-frequency characteristic.例文帳に追加
ばらつき条件(温度、電源電圧、経年変化等)下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。 - 特許庁
In order to calibrate the gain of the digital-analogue converter 20, a voltage comparator 21 compares an output voltage of the digital-analogue converter 20 with a voltage stored in the second loop filter, after disconnecting the second charge pump 14 of the second phase lock loop, which has been previously locked onto a determined output frequency.例文帳に追加
デジタル/アナログ変換器20の利得を較正するために、決められた出力周波数に予めロックされた第2の位相ロック・ループの第2の電荷ポンプ14を切り離した後に、電圧比較器21が、デジタル/アナログ変換器20の出力電圧を、第2のループ・フィルタ内に蓄えられた電圧と比較する。 - 特許庁
The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加
本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるPLL回路を含むことを特徴とする。 - 特許庁
The phase-locked loop includes: a master oscillator 100 having an output operably connected to a first input of a phase detector 106; a slave oscillator 102 having an output operably connected to a second input of the phase detector 106; and a forward-gain-adaptation module operably connected to a raw-error terminal of the phase detector 106.例文帳に追加
フェーズロックドループは、位相検出器106の第1の入力に動作可能に接続された出力を有する主発振器100、位相検出器106の第2の入力に動作可能に接続された出力を有する従発振器102、及び位相検出器106の生誤り端末に動作可能に接続されたフォワード利得適応モジュールを含む。 - 特許庁
To provide a digital information processing device with a digital signal reproducing circuit equipped with a clock control circuit, wide in frequency pull-in range and short in the pull-in time, in a phase-locked loop (PLL) configuration to increase the gain using an over-sampling method in order to reduce the operation delay time to occur in a digital PLL.例文帳に追加
デジタル方式のPLLで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるPLL構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。 - 特許庁
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