「master chip」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Thus, both master chip 1 and slave chip 2 bonded together in a chip-on-chip structure are made thin.例文帳に追加

こうして、チップ・オン・チップ構造に接合された親チップ１および子チップ２がいずれも薄型化されることになる。 - 特許庁

A chip-on-chip semiconductor device is constituted by laying and joining a slave chip 2 upon and to the surface of a master chip 1.例文帳に追加

親チップ１の表面に子チップ２が重ねて接合され、チップ・オン・チップ構造の半導体装置を構成している。 - 特許庁

A slave chip 21 is joined to the surface 11 of a master chip 1 to build up a semiconductor device of a chip-on-chip structure.例文帳に追加

親チップ１の表面１１に子チップ２１を接合してチップ・オン・チップ構造の半導体装置が構成されている。 - 特許庁

PROCESS FOR PRODUCING MASTER CHIP IMPROVING MOLDABILITY FOR POLYAMIDE RESIN例文帳に追加

ポリアミド樹脂用成形性改良マスターチップの製造方法 - 特許庁

A master chip and a plurality of slave chips are connected in a ring shape, so that serial data from the master chip are transferred sequentially through a ring to the plurality of slave chips and returned to the master chip again.例文帳に追加

マスタチップおよび複数のスレーブチップをリング状に接続し、マスタチップからのシリアルデータを、リングを通って複数のスレーブチップに順次転送し、再びマスタチップに戻るようにする。 - 特許庁

IEEE1394 MASTER/SLAVE COMMUNICATION METHOD, COMMUNICATION SYSTEM, MASTER DEVICE, SLAVE DEVICE AND IC CHIP例文帳に追加

ＩＥＥＥ１３９４マスタ−スレーブ通信方法、通信システム、マスタ装置、スレーブ装置及びＩＣチップ - 特許庁

Thereby, after the master chip 1 and a subordinate chip 2 are jointed, the operation confirmation of only the master chip 1 or the subordinate chip 2 and the connection confirmation of the master chip 1 and the subordinate chip 2 are enabled, by pressing test probes P against the parts of the extending part 14 which is drawn out to the outside of the junction region 12.例文帳に追加

これにより、親チップ１と子チップ２とが接合された後であっても、延設部１４の接合領域１２の外方に引き出された部分にテストプローブＰを押し当てて、親チップ１または子チップ２のみの動作確認や親チップ１と子チップ２との接続確認を行うことができる。 - 特許庁

A master chip 1 and a slave chip 2 are bonded together while their active surfaces 1a and 2a face each other.例文帳に追加

親チップ１および子チップ２が活性面１ａ，２ａを対向させた状態で接合される。 - 特許庁

A master chip 1 and a slave chip 2 are connected while facing the active faces 1a and 2a each other.例文帳に追加

親チップ１と子チップ２とがそれぞれの活性面１ａ，２ａを対向して接続されている。 - 特許庁

A minute chip 4 on a chip-feeding part (slave hand 16) is transferred onto a mother board 7 by a chip transfer part (master hand 15).例文帳に追加

チップ供給部（スレーブハンド１６）上の微小チップ４をチップ移載部（マスタハンド１５）によりマザーボード７上に移載する。 - 特許庁

A body host instructs authentication start to an authentication chip master (S2).例文帳に追加

本体ホストは、認証チップマスタに対して認証開始を指示する（Ｓ２）。 - 特許庁

To realize satisfactory conveyance with vacuum suction hands, independently of the joining position of a subordinate chip to a master chip and the size of the subordinate chip.例文帳に追加

親チップに対する子チップの接合位置や子チップのサイズにかかわらず、真空吸着ハンドによる良好な搬送を実現する。 - 特許庁

When the slave chip 2 is connected to the master chip, the switching circuit SW connects the chip connection pad PD to the inner circuit 25.例文帳に追加

子チップ２が親チップに接合されているときには、切り換え回路ＳＷは、チップ接続パッドＰＤを内部回路２５に接続する。 - 特許庁

A master chip 1 is electrically and mechanically connected to a slave chip 2 by mutually crimping a parent-side bump 18 that is formed in the master chip 1 and a slave-side bump 27 that is formed in the slave chip 2.例文帳に追加

親チップ１および子チップ２間の電気的および機械的な接続は、親チップ１に形成された親側バンプ１８と、子チップ２に形成された子側バンプ２７とを相互に圧着させることにより達成される。 - 特許庁

The non-active surface 2b of the slave chip 2 is ground and the non-active surface 1b of the master chip 1 is ground.例文帳に追加

そして、子チップ２の非活性面２ｂが研削され、さらに、親チップ１の非活性面１ｂが研削される。 - 特許庁

The semiconductor device is obtained by bonding a master chip 1 and a slave chip 2 with active surfaces thereof adapted to face each other.例文帳に追加

この半導体装置は、親チップ１と子チップ２とを互いの活性面を対向させて接合してなる。 - 特許庁

When the slave chip 2 is not bonded to the master chip, the external connection pad Pex is connected to the inner circuit 25.例文帳に追加

子チップ２が親チップに接合されていないときには、外部接続用パッドＰexが内部回路２５に接続される。 - 特許庁

The authentication chip master outputs the authentication result to the body host (S10).例文帳に追加

認証チップマスタは、当該認証結果を本体ホストに出力する（Ｓ１０）。 - 特許庁

A hollow part 5 is formed between the master chip 1 and the subordinate chip 2, and is filled with air.例文帳に追加

親チップ１と子チップ２との間には中空部５が形成されており、この中空部５には空気が充填されている。 - 特許庁

This semiconductor device is of so-called 'chip-on-chip structue' and is constituted by stacking a subordinate chip 2 on the surface of a master chip 1 and jointing the chips together.例文帳に追加

この半導体装置は、いわゆるチップ・オン・チップ構造の半導体装置であって、親チップ１の表面１１に子チップ２を重ね合わせて接合することにより構成されている。 - 特許庁

Further, provided are a stage where a slave chip 23 is stuck on the master chip 21 and electrically connected to the substrate 22 with a metal wire 24 by a wire bonding method and a stage where the module comprising the substrate 22, master chip 21, and slave chip 23 is packaged.例文帳に追加

さらに、親チップ２１の上部に子チップ２３を貼り付け、子チップ２３をワイヤボンディング法により金線２４で基板２２と導通する工程と、基板２２、親チップ２１および子チップ２３から形成したモジュールをパッケージングする工程とを有する。 - 特許庁

The slave hand 16 moves in following up the master hand 15, giving and receiving the minute chip 4.例文帳に追加

スレーブハンド１６は、マスタハンド１５に追従して移動し、微小チップ４の授受を行う - 特許庁

On the master chip 1, a field programmable gate array(FPGA) circuit 50 and a switching circuit 51 are formed.例文帳に追加

親チップ１には、ＦＰＧＡ回路５０および切り換え回路５１が形成されている。 - 特許庁

An internal circuit C1 of the master chip 1 is connected to an internal circuit C2 of the slave chip 2 via an interchip connecting part T1.例文帳に追加

親チップ１の内部回路Ｃ１は、チップ間接続部Ｔ１を介して子チップ２の内部回路Ｃ２に接続されている。 - 特許庁

On the other hand, a plurality of pumps 22 are arranged on positions opposite to each of bumps 6 of the master chip 1 on the surface of the slave chip 2.例文帳に追加

一方、子チップ２の表面には、親チップ１の各バンプ６と対向する位置に複数のバンプ２２が配置されている。 - 特許庁

A chip connection pad PD, an external connection pad Pex and a switching control input pad SW are formed on the surface of a slave chip 2 bonded on the surface of a master chip to constitute a semiconductor device having a chip-on-chip structure.例文帳に追加

親チップの表面に接合されてチップ・オン・チップ構造の半導体装置を構成する子チップ２には、チップ接続パッドＰＤ、外部接続用パッドＰex、および切り換え制御入力パッドswが表面に形成されている。 - 特許庁

A chip block 11 including laminated slave chips 2, 4, 5, 6 and a chip block 12 including laminated slave chips 3, 7, 8 are connected onto an active surface 1a of a master chip 1.例文帳に追加

親チップ１の活性面１ａ上に、子チップ２，４，５，６が積層されてなるチップブロック１１、および子チップ３，７，８が積層されてなるチップブロック１２が接続されている。 - 特許庁

When the slave chip 2 is not connected to the master chip 1, An NAND gate G3 passes an output signal of the internal circuit C1.例文帳に追加

子チップ２が親チップ１に接続されていないときには、ＮＡＮＤゲートＧ３は、内部回路Ｃ１の出力信号を通過させる。 - 特許庁

To provide a semiconductor integrated circuit and a master chip in which line resistance of power supply lines is decreased.例文帳に追加

電源配線の配線抵抗の少ない半導体集積回路及びマスターチップを提供する。 - 特許庁

A chip joining region to which a slave chip 2 is joined is set on the center portion of a surface 3 of a master chip 1, and a plurality of bumps 6 are arranged with appropriate intervals in the chip joining region.例文帳に追加

親チップ１の表面３の中央部には、子チップ２が接合されるチップ接合領域が設定され、このチップ接合領域内には、複数のバンプ６が互いに適当な間隔を隔てて配置されている。 - 特許庁

The authentication chip master outputs a challenge code to an authentication chip slave in response to the instruction of execution of the authentication start of the body host (S4).例文帳に追加

認証チップマスタは、本体ホストの認証開始の実行の指示に応答して、チャレンジコードを認証チップスレーブに対して出力する（Ｓ４）。 - 特許庁

Consequently the external master chip can utilize various resources on the inside and outside of the slave chip by using the small number of signals.例文帳に追加

これによって、少ない数の信号を使用して外部マスタチップがスレイブチップの各種の内外部資源を利用することができるようになる。 - 特許庁

The height of the package composed of the master chip 22 and slave chip 23 is less than the overall thickness of a three-layered substrate.例文帳に追加

したがって、親チップ２２および子チップ２３により組成されたパッケージの高さは３層の基板の総厚さよりも薄くなるように構成される。 - 特許庁

To suppress the number of external terminals which are increased by outputting information for identifying a data transfer channel related to a data transfer request by a master chip, to a minimum in the case of providing a direct memory access(DMA) transfer request generated in a slave chip to the master chip.例文帳に追加

スレーブチップ内で発生したＤＭＡ転送要求をマスタチップに与える場合にデータ転送要求に係るデータ転送チャネルをマスタチップで識別するための情報出力によって増える外部端子の数を最小限に抑える。 - 特許庁

On a surface 11 of a master chip 1, a dummy chip 3 unrelated to the function which this semiconductor device has is jointed to a region, except the jointing region of a subordinate chip 2.例文帳に追加

親チップ１の表面１１において子チップ２の接合領域以外の領域上には、この半導体装置が有する機能と無関係なダミーチップ３が接合されている。 - 特許庁

Furthermore, the 1st master and slave semiconductor chip is mounted to achieve the high integration and increase in memory.例文帳に追加

また、第１の親子半導体チップを搭載することで、高集積化およびメモリー増量を達成する。 - 特許庁

To enable a master device to detect an error in transmitting and receiving directions about a read request from the master device when a general purpose PHY (physical layer) chip and a customized device are connected to the master device.例文帳に追加

マスターデバイスに対して汎用ＰＨＹチップとカスタマイズデバイスとが接続されている場合に、マスターデバイスからのリード要求に関し、マスターデバイスにおいて送受信方向でのエラーの検出を可能にする。 - 特許庁

A semiconductor module constituted by jointing the subordinate chip 2 and the dummy chip 3 to the master chip 1 can be carried, by sucking the rear 22 of the subordinate chip 2 and the rear 33 of the dummy chip 3 with vacuum suction hands H1 and H2, respectively.例文帳に追加

この親チップ１に子チップ２およびダミーチップ３を接合させて構成された半導体モジュールは、２つの真空吸着ハンドＨ１，Ｈ２により、それぞれ子チップ２の裏面２２およびダミーチップ３の裏面３３を吸着して搬送することができる。 - 特許庁

The chip-on type electronic component is provided in such a way that a reaction-force receiver bump M for warpage prevention is interposed and installed in the center in the overlaped position of a master chip 2 with a slave chip 3.例文帳に追加

この発明は、親チップ２と子チップ３の重合部分中央に、反り返り防止用の反力受けバンプＭを介設したことを特徴とするチップオンチップ型電子部品を提供せんとするものである。 - 特許庁

Slave chips 2, 4 to 6, and slave chips 3, 7, 8 are laminated on an active surface 1a of a master chip 1 in order.例文帳に追加

親チップ１の活性面１ａ上には、子チップ２，４〜６および子チップ３，７，８が順に積層されている。 - 特許庁

When a test prove is brought into contact with the external connection part T2, confirmation of an operation is thereby possible by the master chip 1 only.例文帳に追加

そこで、外部接続部Ｔ２にテストプローブを当てれば、親チップ１の単体での動作確認が可能となる。 - 特許庁

A bus 10 is used for data transfer between the bus master 16 and the bus slave 12, and use of the bus 10 is not required for data transfer between a memory chip 24 and the bus master 16.例文帳に追加

バス・マスタ１６及びバス・スレーブ１２間のデータ転送はバス１０が使用されるが、メモリ・チップ２４及びバス・マスタ１６間のデータ転送は、バス１０の使用は不要となる。 - 特許庁

A frequency divider 17 of a master chip 101 frequency-divides a clock CK to generate a frequency division clock 33 and a frequency divider 27 of a slave chip 201 frequency-divides the clock CK to generate a frequency division clock 43.例文帳に追加

マスタチップ１０１の分周器１７及びスレーブチップ２０１の分周器２７は、いずれもクロックＣＫを分周してそれ分周クロック３３，４３を生成する。 - 特許庁

On a master chip 10, a slave chip 20 is mounted by connecting the chips 10 and 20 to each other through a first group of wirings 30-1 to 30-j and a second group of wiring 30-r for redundancy.例文帳に追加

親チップ１０上に子チップ２０を第１グループの配線３０−１〜３０−ｊと冗長用の第２グループの配線３０−ｒで相互接続して搭載する。 - 特許庁

The master chip 21 and slave chip 23 can, therefore, be stuck tightly without wire bonding and the area of the metal wire of the slave chip 23 can be made small, so the volume of the whole package is reducible.例文帳に追加

したがって、ワイヤボンディングなしで親チップ２１と子チップ２３を堅密に貼り付けることができ、子チップ２３の金線の面積を小さくすることができるため、パッケージ全体の体積を減少することができる。 - 特許庁