「memory cell matrix」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In a memory cell array ARY, plural memory cells C1, C1B, Cn, CnB are arranged in a matrix state.例文帳に追加

メモリセルアレイＡＲＹは、複数のメモリセルＣ１，Ｃ１Ｂ，Ｃｎ，ＣｎＢがマトリクス状に配置されている。 - 特許庁

The ferroelectric memory device comprises a simple matrix type memory cell array.例文帳に追加

強誘電体メモリ装置は、単純マトリクス型のメモリセルアレイを有する。 - 特許庁

Memory cell sections 111 having the ferroelectric memory cells of one row and a plurality of columns are arrayed as a matrix.例文帳に追加

１行複数列の強誘電体メモリセルを有するメモリセル部１１１が、行列配列される。 - 特許庁

A memory cell array 1 has a plurality of memory cells arranged in a matrix form.例文帳に追加

メモリセルアレイ１は、複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The memory cell arrays are made with memory cells arrayed in a matrix form.例文帳に追加

上記メモリセルアレイは、メモリセルがマトリックス状に配置されて形成される。 - 特許庁

The memory cell array 2 is provided with a plurality of memory cells arrayed in a matrix.例文帳に追加

メモリセルアレイ２は、行列状に配列された複数のメモリセルを有する。 - 特許庁

A plurality of memory cells are arranged in a matrix state in a memory cell array 1, the memory cell array 1 has a memory cell MC1 to be read out and memory cells MC2 to MC4 arranged adjacent to the memory cell 1.例文帳に追加

メモリセルアレイ１には複数のメモリセルが行列状に配列されており、メモリセルアレイ１は、読み出し対象のメモリセルＭＣ１と、メモリセルＭＣ１に隣接して配置されたメモリセルＭＣ２〜ＭＣ４を有する。 - 特許庁

The memory cell array includes memory cells arranged at crossing points of a bit-line and word-line matrix of the memory cell array.例文帳に追加

メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。 - 特許庁

The dummy memory cell DMC has a dummy memory cell column arranged so as to share a normal memory cell MC and a memory cell column with respect to a plurality of normal memory cells MC arranged in a matrix.例文帳に追加

行列状に配置された複数の正規メモリセルＭＣに対して、ダミーメモリセルＤＭＣは、正規メモリセルＭＣとメモリセル列を共有するように、ダミーメモリセル行を形成するように配置される。 - 特許庁

The sensor includes a second memory cell matrix 16b connected to the control and addition means for storing the stored luminance levels of second half rows of the pixel matrix into the rows of the second memory cell matrix.例文帳に追加

センサは、画素のマトリックスの第２の半分の行の蓄積された輝度レベルを第２のメモリセルマトリックスの行に格納する制御及び加算手段に接続された第２のメモリセルマトリックス１６ｂを備える。 - 特許庁

In a memory cell array 100A, a memory cell comprising a ferroelectrics capacitor 20 is arrayed in matrix.例文帳に追加

メモリセルアレイ１００Ａは、強誘電体キャパシタ２０からなるメモリセルがマトリクス状に配列されている。 - 特許庁

The layout data of the chip of a semiconductor memory cell are divided into a peripheral circuit and a memory cell matrix.例文帳に追加

半導体記憶素子のチップのレイアウトデータを周辺回路とメモリセルマトリックスに分割する。 - 特許庁

The memory cell arrays are composed by arranging the memory cell MC in a plurality of matrix shapes.例文帳に追加

メモリセルアレイは、このメモリセルＭＣを、複数マトリクス状に配列することにより構成されている。 - 特許庁

The memory cell array 1 is provided with a plurality of memory cell M00-, arranged in a matrix state and plurality of word lines WORD_0 and so on.例文帳に追加

メモリセルアレイ１は、行列状に配列された複数の不揮発性メモリセルＭ００〜と、複数のワード線ＷＯＲＤ＿０〜とを備える。 - 特許庁

In the cell array 2, the memory cells are arranged in the state of a 2-dimensional matrix.例文帳に追加

セルアレイ２内にはメモリセルが２次元マトリクス状に配列されている。 - 特許庁

STORAGE CELL, MEMORY MATRIX USING THE SAME, AND THEIR MANUFACTURING METHODS例文帳に追加

記憶セル、この記録セルを用いたメモリマトリックス及びこれらの製造方法 - 特許庁

A semiconductor memory device includes a memory cell array 1 in which a plurality of memory cells for storing one of multiple threshold levels are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、複数の閾値レベルのうちの１つを記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

This memory block has a memory cell array consisting of a plurality of memory cells 210 arranged in a matrix state.例文帳に追加

このメモリブロックは、マトリックス状に配された複数のメモリセル２１０からなるメモリ・セル・アレイを有している。 - 特許庁

A means 20 is provided to add the levels stored in the columns of the first memory cell matrix with the levels stored in the corresponding columns of the second memory cell matrix.例文帳に追加

手段２０は、第１のメモリセルマトリックスの列に蓄積されたレベルを、第２のメモリセルマトリックスの対応する列に蓄積されたレベルと加算するように設けられている。 - 特許庁

The MRAM circuit blocks 110a-110f includes MTJ memory cell arrays 10a-10f, respectively, wherein MTJ memory cells are arranged in a matrix.例文帳に追加

ＭＲＡＭ回路ブロック１１０ａ〜１１０ｆは、ＭＴＪメモリセルが行列状に配置されるＭＴＪメモリセルアレイ１０ａ〜１０ｆをそれぞれ含む。 - 特許庁

The semiconductor memory device has a memory cell array in which a plurality of SRAM cells MCs are arranged in matrix.例文帳に追加

半導体記憶装置は、複数のＳＲＡＭセルＭＣがマトリクス状に配置されたメモリセルアレイを有する。 - 特許庁

The memory cell array 1 has memory cells connected to the word lines and bit lines and arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

METHOD FOR READING OUT STATE FROM FERROELECTRIC TRANSISTOR IN MEMORY CELL AND MEMORY MATRIX AND STORING STATE IN IT例文帳に追加

メモリセルおよびメモリマトリクス中の強誘電性トランジスタから状態を読み出し、その中に状態を状態を記憶させるための方法 - 特許庁

The memory cell array is provided with 9 memory banks 1 to 9 arranged like a 3×3 matrix.例文帳に追加

メモリセルアレイは、３×３のマトリクス状に配置された９個のメモリバンク１〜９を備えている。 - 特許庁

In the memory cell array 1, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A memory cell matrix 11 of a SRAM 10 includes memory cells C0a, C0b connected to the same pair of bit lines BL0z, BL0x.例文帳に追加

ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。 - 特許庁

In the memory cell array, a plurality of memory cells connected to word lines and bit lines are arranged in matrix.例文帳に追加

メモリセルアレイは、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are disposed in a matrix form.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 2, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ２には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A plurality of memory cells connected to word lines and to bit lines are arranged in a memory cell array 1 like a matrix.例文帳に追加

メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A memory cell array 1 includes a plurality of memory cells connected to a word line and a bit line and arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A memory cell array consists of a plurality of memory cells 20 arranged in the shape of a two-dimensional matrix in a row direction and a column direction.例文帳に追加

メモリセルアレイは、行方向および列方向に２次元マトリクス状に配列された複数のメモリセル２０からなる。 - 特許庁

A memory cell array is arranged so that a plurality of memory cells storing one out of a plurality of threshold levels are arranged in a matrix state.例文帳に追加

メモリセルアレイは、複数の閾値レベルのうちの１つを記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

This semiconductor memory is provided with first and second memory cell blocks in which memory cells are arranged in a matrix state and a common pre-amplifier/write-driver shared by the first and the second memory cell blocks.例文帳に追加

発明の半導体メモリ装置は、メモリセルがマトリクス状に配列された第１と第２のメモリセルブロックと、前記第１と第２のメモリセルブロックで共用される共通プリアンプ／ライトドライバと、を備える。 - 特許庁

The semiconductor memory device includes a plurality of memory cell arrays each having a plurality of memory cells which are arranged in a matrix state, and a plurality of cell plate lines each being shared by the plurality of memory cell arrays, each of the cell plate lines corresponding to each of rows of the memory cell and each of the cell plate lines being connected to the memory cells of a corresponding one of rows.例文帳に追加

半導体メモリ装置であって、それぞれが、マトリックス状に配置された複数のメモリセルを有する複数のメモリセルアレイと、それぞれが、前記複数のメモリセルアレイに共通して、前記複数のメモリセルの各行に対応し、対応する行のメモリセルに接続された複数のセルプレート線とを有する。 - 特許庁

A memory cell array 1 comprises a plurality of memory cells arranged in a matrix and having first memory cells for storing writing data and second memory cells for storing error correction check bits for the data stored in the first memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルがマトリクス状に配列され、書き込みデータを記憶する第１のメモリセルと第メモリセルのデータに対して誤り訂正用の検査ビットを記憶する第２のメモリセルを有する。 - 特許庁

The method is characterized by providing a buffer memory 4 related to the cell matrix array 2, and housing memory words to the prescribed number (n) in the buffer memory 4 after the last read-out of the cell matrix array 2.例文帳に追加

この方法の特徴は、セル・マトリックス・アレイ２に関連するバッファ・メモリ４を提供し、さらに所定の数（ｎ）のメモリ・ワードを、セル・マトリックス・アレイ２の最後になされた読出しの後に、バッファ・メモリ４に格納するものである。 - 特許庁

In a memory array, a repeated unit 140a corresponding to a single memory cell MC is continuously arranged, with the memory cell MC arranged in matrix.例文帳に追加

メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。 - 特許庁

A memory cell array 1 is configured so that a plurality of memory cells MC which are connected to a word line and a bit line, store one value out of n values (n is a natural number of 2 or more) in one memory cell, and are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルＭＣがマトリックス状に配置されて構成されている。 - 特許庁

To provide a memory cell structure capable of integrating ROM memory cells into the memory cell matrix to be electrically written in formed by self-aligned sourcing process.例文帳に追加

自己整列ソース法により形成した電気的に書込み可能なメモリセルのマトリックスにＲＯＭメモリセルを集積化できるメモリセル行列構造体を提供する。 - 特許庁

A semiconductor memory device comprises: a memory cell array in which a plurality of memory cells are arranged in a matrix shape; a decoder selecting a memory cell to perform operation from among the plurality of memory cells depending on a control signal; and a control circuit selecting whether to output the control signal to the decoder.例文帳に追加

半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。 - 特許庁

The two memory cell arrays respectively have corresponding word lines extending in a row direction of a matrix.例文帳に追加

互いに異なる種類の２つのメモリセルアレイそれぞれには、それぞれに対応するワード線が上記マトリクスの行方向に延設されている。 - 特許庁

Further, the node names of the common signal line and the intrinsic signal line are transmitted between the adjacent constituting elements of the memory cell matrix.例文帳に追加

更に、共通信号線、固有信号線の節点名をメモリセルマトリックスの隣接する構成要素間で伝達する。 - 特許庁

A floating gate type electric field effect transistor Tr connected to a word line and a bit line is arranged on a memory cell array in the form of a matrix.例文帳に追加

メモリセルアレイには、ワード線とビット線とに接続された浮遊ゲート型電界効果トランジスタＴｒをマトリクス状に配置している。 - 特許庁