「parallel bus interface」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The integrated circuit may also include logic to multiplex flash memory device interface signals and parallel bus interface signals on the parallel bus interface.例文帳に追加

集積回路は、また、パラレルバスインターフェース上において、複数のフラッシュメモリデバイスインターフェース信号および複数のパラレルバスインターフェース信号を多重化するロジックを備える。 - 特許庁

A parallel/serial bridge IC 14 becomes operable in the serial interface mode, and a parallel interface signal sent out from a parallel ATA interface IC 11 to a parallel ATA bus 12 is converted into a serial interface signal.例文帳に追加

パラレル／シリアルブリッジＩＣ１４は、シリアルインタフェースモードにおいて動作可能となり、パラレルＡＴＡインタフェースＩＣ１１からパラレルＡＴＡバス１２に送出されるパラレルインタフェース信号をシリアルインタフェース信号に変換する。 - 特許庁

PARALLEL INTERFACE BUS COMMUNICATING VIDEO DATA ENCODED FOR SERIAL DATA LINK例文帳に追加

シリアルデータリンクのために符号化された映像データを通信する並列インタフェースバス - 特許庁

To provide a system, method, and apparatus for multiplexing a parallel bus interface with a flash memory interface.例文帳に追加

広く１つのフラッシュメモリインターフェースで１つのパラレルバスインターフェースを多重化するシステム、方法、および装置。 - 特許庁

A hybrid parallel/serial bus interface of the base transceiver station is provided with a data block separating device 40.例文帳に追加

基地局のハイブリッド・パラレル／シリアル・バス・インタフェースは、データ・ブロック分離装置（４０）を有する。 - 特許庁

To achieve synchronous serial bus connection by providing a logic circuit part between a host side parallel bus interface and a device side serial bus interface, and omitting a controller interposed between those interfaces.例文帳に追加

ホスト側パラレルバスインターフェースとデバイス側シリアルバスインターフェースの間に論理回路部を設け、両者間に介在されるコントローラを省略して同期式シリアルバス接続を実現すること。 - 特許庁

A composite PC card 100 comprises two function blocks 101 and 102, a parallel bus interface 103 that is a bus interface for connecting with a computer body side, a parallel/serial converter 104 connected to the parallel bus interface 103, and serial buses 105a and 105b for connecting the parallel/serial converter 104 to the two function blocks 101 and 102, respectively.例文帳に追加

複合ＰＣカード１００は、２つの機能ブロック１０１および１０２と、コンピュータ本体側と接続するためのバスインターフェースであるパラレルバスインターフェース１０３と、パラレルバスインターフェース１０３に接続されるパラレル／シリアル変換器１０４と、パラレル／シリアル変換器１０４と２つの機能ブロック１０１，１０２をそれぞれ接続するシリアルバス１０５ａおよび１０５ｂによって構成されている。 - 特許庁

An IC 14 converts the serial interface signal transferred from the host 20 to the bus 15 via the group of specified pins of the connector 13 into the parallel interface signal.例文帳に追加

また、ＩＣ１４は、ホスト２０側からコネクタ１３の特定ピン群を介してバス１５に転送されたシリアルインタフェース信号をパラレルインタフェース信号に変換する。 - 特許庁

A memory interface connecting a single data bus to a parallel configuration composed of a plurality of uniform memory units is provided.例文帳に追加

１本のデータバスを複数の同型メモリユニットから構成される並列構成に接続するメモリインターフェースが提供される。 - 特許庁

The data transfer control device includes a PATAI/F (parallel AT attachment interface) 10 connected to a PATA bus; an SATAI/F (serial AT attachment interface) 50 connected to an SATA bus; and a sequence controller 30 performing transfer sequence control.例文帳に追加

データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡＩ／Ｆ１０と、ＳＡＴＡバスに接続されるＳＡＴＡＩ／Ｆ５０と、転送シーケンス制御を行うシーケンスコントローラ３０を含む。 - 特許庁

A host side circuit is provided with a parallel bus controller 100, and configured to perform serial communication with a device having a serial interface part 203.例文帳に追加

ホスト側回路がパラレルバスコントローラ１００を有し、シリアルインターフェース部２０３をもつデバイスとの間でシリアル通信を行う。 - 特許庁

The converted signal is transferred to a host 20 via a serial ATA bus 15 and a specified group of unnecessary pins in a parallel ATA interface included in a parallel ATA connector 13.例文帳に追加

変換された信号は、シリアルＡＴＡバス１５、及びパラレルＡＴＡコネクタ１３に含まれるパラレルＡＴＡインタフェースでは不要な特定ピン群を介してホスト２０側に転送される。 - 特許庁

Parallel/serial converted data are output from a data bus (D0), and address data and a signal for selection for selecting data corresponding to the address data by the serial interface part 203 are output from an address bus (A0) to the serial interface part 203.例文帳に追加

パラレル／シリアル変換したデータをデータバス（Ｄ０）から出力するとともに、シリアルインターフェース部２０３にてアドレスデータと該アドレスデータに対応するデータを選択するための選択用信号を、アドレスバス（Ａ０）からシリアルインターフェース部２０３に出力する。 - 特許庁

A programmable flow queue, having a plurality of parallel logical flow queues, is used for scheduling a packet in accordance with the protocol request of a remote bus interface.例文帳に追加

リモートバスインターフェースのプロトコル要求に従ってパケットをスケジューリングするために、多数の並列論理フローキューを有するプログラム可能なフローキューが用いられる。 - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁

To provide an external bus interface circuit that realizes parallel communication with an external integrated circuit while minimizing a circuit scale and maintaining access security of an integrated circuit.例文帳に追加

回路規模を最小限に抑え、集積回路内部へのアクセスセキュリティを守りながら、外部集積回路とのパラレル通信を実現する外部バスインターフェース回路を提供する。 - 特許庁

The hardware system, which comprises one CPU 1 and one or more peripheral devices 2, adopts a bus interface system that uses a synchronous parallel interface as an interface between the CPU 1 and one or more peripheral devices 2 and varies signal timing according to software.例文帳に追加

１つのＣＰＵ１と１つ以上の周辺デバイス２から構成されるハードウェアシステムにおいて、ＣＰＵ１と１つ以上の周辺デバイス２間のインターフェースとして同期パラレルインターフェースを用い、ソフトウェアによって信号のタイミングを可変としたバスインターフェース方式を採用した。 - 特許庁

The plurality of volatile memories 22A to 22C are connected to the memory bus 26 through memory interface parts 20A to 20D for converting from either of a serial signal or a parallel signal to another one.例文帳に追加

複数の揮発性メモリ２２Ａ〜２２Ｃは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行うメモリインタフェース部２０Ａ〜２０Ｄを介してメモリバス２６に接続される。 - 特許庁

To easily achieve a synchronous serial bus connection between a control side circuit having only an existing parallel interface part and a controlled side circuit by suppressing increase of the mounting area on a substrate or costs.例文帳に追加

基板上の実装面積やコストの上昇を抑えつつ、既存のパラレルインターフェース部のみをもつ制御側回路と被制御側回路との間で非同期式シリアルバス接続を簡易に実現すること。 - 特許庁

A CPU 21 converts data of high speed LAN protocol received by a LAN bus controller 33 into ATAPI protocol, a PIO (Parallel Interface Output) transmission register 13 once stores the data, and an ATAPI bus controller 11 reads the data from the PIO transmission register 13 and transmits them to the host.例文帳に追加

ＬＡＮバスコントローラ３３が受信した高速ＬＡＮのプロトコルのデータを、ＣＰＵ２１がＡＴＡＰＩプロトコルに変換すると共にＰＩＯ送信レジスタ１３がそのデータを一旦格納し、ＡＴＡＰＩバスコントローラ１１がＰＩＯ送信レジスタ１３からそのデータ読み出してホスト装置に送信する。 - 特許庁

That is, a shift register 105 of the serial bus interface sections converts the serial data SDA into parallel data PDA synchronously with the serial clock SCL and a 2nd buffer 107 latches the parallel data PDA converted from the serial data SDA by the shift register 105 synchronously with the vertical synchronizing signal VS.例文帳に追加

即ち、シリアルバスインタフェース部のシフトレジスタ１０５により、シリアルクロックＳＣＬに同期してシリアルデータＳＤＡをパラレルデータＰＤＡに変換し、シフトレジスタ１０５によって変換されたパラレルデータＰＤＡを、垂直同期信号ＶＳに同期して第２バッファ１０７にラッチする。 - 特許庁

An integrated circuit 101 having an internal CPU 102 and an internal SRAM 103 is mounted with the external interface having a parallel communication SRAM 104 accessible to both internal CPU 102 and external CPU 110 and a bus control circuit 105 having an arbitration function 105a of arbitrating access from the internal CPU 102 and access from the external CPU 110 and for executing access control denying access from the external CPU 110 to the internal SRAM 103.例文帳に追加

内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。 - 特許庁