「parallel multiplier」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A reception pilot symbol 54a is supplied through a switch 12 to a multiplier 20 and multiplied with a demodulation side pilot symbol 56c outputted from a parallel/serial converting part 23.例文帳に追加

受信パイロットシンボル５４ａをスイッチ１２を介して乗算器２０に供給し、パラレル−シリアル変換部２３から出力される復調側パイロットシンボル５６ｃと掛け合わせる。 - 特許庁

n-Sets (n is an integer of 1 or over) of the multiplier means are connected in parallel and the k-th (k is an integer of satisfying 1≤k≤n) multiplier means uses a signal delaying the function signal by a multiple of (k-1) of the unit time as the second signal.例文帳に追加

この乗算手段は、ｎ個（ｎは１以上の整数）並列に接続されており、ｋ番目（ｋは１≦ｋ≦ｎを満たす整数）の乗算手段は、上記第１の信号を上記単位時間の（ｋ−１）倍だけ遅延した信号を上記第２の信号として用いる。 - 特許庁

That is, a cyclic arithmetic loop in a plurality of bits is configured, consisting of a register 108 that is capable of parallel input output in a plurality of bits, a vector multiplier 110, and a selector 111.例文帳に追加

すなわち、複数ビットのパラレル入出力が可能なレジスタ１０８と、ベクトル乗算器１１０と、セレクタ１１１で構成される複数ビットの巡回演算ループを形成する。 - 特許庁

To provide a floating point multiplier which performs floating point multiplication at high speed by generating a sticky bit in parallel to the multiplication of mantissa part of floating point data.例文帳に追加

浮動小数点データの仮数部の乗算動作に並行してスティッキービットを生成することにより、高速に浮動小数点乗算を行う浮動小数点乗算器を提供する。 - 特許庁

That is, it is possible to execute the parallel processing of the calculation of S1=S1+Fij of an adder-subtractor 112a in the processing step A3 and the square of the data value Fij of a multiplier 112b in the processing step A4.例文帳に追加

即ち、処理ステップＡ３における加減算器１１２ａのＳ１＝Ｓ１＋Ｆijの算出と、処理ステップＡ４における乗算器１１２ｂのデータ値Fijの自乗とは並行（パラレル）処理が可能である。 - 特許庁

In a five-step 3-cascade filter decimation device 5, three circuits each composed of a multiplier 51, an adder 52, a register 53 and a selector 54 are parallel provided and this device is operated at a sampling frequency fs of an input signal.例文帳に追加

５段３カスケードのフィルタ・デシメーション装置５は、乗算器５１、加算器５２、レジスタ５３及びセレクタ５４で構成された回路が３つ並列に設けられ、入力信号のサンプリング周波数ｆsで動作する。 - 特許庁

Second constant multipliers 200-213 for Galois field sources and selection circuits 222-235 that select the 1st constant multiplier or the 2nd constant multiplier are added to the syndrome calculation circuits 102-115 that are a part of the 16 syndrome calculation circuits to configure the syndrome calculation circuits 100-115 that have capability of 8-applying parallel processing to single-error correction Reed-Solomon codes.例文帳に追加

これらの一部のシンドローム計算回路１０２〜１１５に、ガロア体の元の第２定数乗算器２００〜２１３と、第１定数乗算器と第２定数乗算器を選択する選択回路２２２〜２３５とを付加して、１重誤り訂正リードソロモン符号を８並列処理することのできるシンドローム計算回路１００〜１１５が構成される。 - 特許庁

The variable gain amplifier comprises a plurality of conductor amplifiers which are connected in parallel to an input signal, an exponent multiplier which is connected to the amplifiers respectively, a control part which varies a multiplication coefficient of the exponent multiplier according to an external control signal, and a current-voltage converting circuit which aggregates and converts current outputs after multiplication into a voltage.例文帳に追加

入力信号に対して並列接続された複数のコンダクタ増幅器と、同増幅器に各々接続される指数乗算器と、指数乗算器の乗算係数を外部からの制御信号に応じて変化させる制御部と、乗算後の電流出力を集約し電圧に変換する電流−電圧変換回路とで可変利得増幅器を構成する。 - 特許庁

As a process (S4) for a simulation means, the simulation is performed by use of the net list generated in the process (S3), and a result of the circuit simulation of the relative variation considering the parallel number can be obtained even if using the function of the multiplier.例文帳に追加

シミュレーション手段の処理（Ｓ４）として、処理（Ｓ３）で生成されたネットリストを使用してシミュレーションを行い、マルチプライヤーの機能を使用しても、並列数が考慮された相対バラツキの回路シミュレーションの結果を得られる。 - 特許庁

The woven and knitted fabrics are obtained by feeding two spun yarns composed of staple fiber approximately in parallel and one roving to the front rollers 5 of the ring-spinning frame, intertwisting the spun yarns and the roving in a twist multiplier K of ≥1.0 and ≤2.0 to give the soft twist yarn and using the soft twist yarn.例文帳に追加

リング精紡機のフロントローラ５にほぼ平行に短繊維からなる２本の紡績糸と１本の粗糸を供給し、撚り係数Ｋ＝１．０以上からＫ＝２．０以下で精紡交撚し甘撚り糸を得ると共に、その甘撚り糸を用いた織編物を製造する。 - 特許庁

The error correction device 50 is provided with a plurality of syndrome arithmetic circuits 21 in response to the degree of parallel arithmetic operations and each syndrome arithmetic circuit 21 is provided with a 2nd Galois field multiplier circuit 25 that multiplies a coefficient for degree- correction with a syndrome arithmetic result on the way of the arithmetic operation.例文帳に追加

誤り訂正装置５０は、演算の並列度に応じてシンドローム演算回路２１を複数備え、各シンドローム演算回路２１は、演算途中のシンドローム演算結果に次数補正用の係数を乗じるための第二のガロア体乗算回路２５を備える。 - 特許庁

To provide an inner product calculation device and an inner product calculation method realizing a high-speed computing having cycle time suitable for a highly parallel computing with a computing unit constitution that has a small hardware amount and uses no multiplier, and allowing an inner product calculation to be performed with efficiently and accuracy even using no ROM.例文帳に追加

乗算器を使用しないハードウェア量の少ない演算器構成で、高並列に適したサイクルタイムの高速化が図れるとともに、ＲＯＭを用いなくても内積演算が効率よくかつ精度低下なく行うことができる内積演算装置および内積演算方法を提供する。 - 特許庁