入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。例文帳に追加

The digital noise filter circuit includes a gating clock generation circuit which compares the logical level of an input signal and an output signal, and supplies a gating clock if the logical levels do not match each other otherwise stops supply of the gating clock, and a noise filter circuit which is supplied with the gating clock as an operation clock and produces an output signal by removing noise from an input signal. - 特許庁

クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。例文帳に追加

To reduce standby power, or to suppress a malfunction, in a logic circuit where clock gating is performed. - 特許庁

本発明の目的は、電源で発生したノイズにより誤動作しないパワーゲーティング機能を備えた電子回路装置を提供することにある。例文帳に追加

To provide an electronic circuit device having a power gating function which does not perform malfunction caused by noise generated in a power source. - 特許庁

本発明は、クロックゲーティングのイネーブルロジックを構成する組合せ回路部（動作）試験用のフリップフロップを別個に必要とせずにクロックイネーブルロジック及びクロックゲーティングセルを試験可能な半導体集積回路を提供することを目的とする。例文帳に追加

To provide a semiconductor integrated circuit capable of testing a clock enable logic and a clock gating cell without necessitating a separate flip-flop for testing (operation of) a combination circuit constituting an enable logic of a clock gating. - 特許庁

高帯域幅のための高コストが正当化される高性能動作のためには、両方向バスを、デバイス出力専用バスになるようにゲーティングし、代替デバイス入力バスを、プロセッサ入力バスにゲーティングして、真の単一方向バス構造を作る。例文帳に追加

A true unidirectional bus is generated by gating the bi-directional bus so as to be a bus exclusive for device output and gating an alternative device input bus to a processor input bus for high performance operation in which high cost for high band width is justified. - 特許庁

本発明は、通常動作時にはパワーゲーティング機能が動作するとともに、試験時には試験機能が有効に動作する半導体装置を提供することを目的とする。例文帳に追加

To provide a semiconductor device which activates power gating function, at the normal operation, and effectively activates a testing function at testing. - 特許庁

周辺の回路ブロックの動作に与える影響を抑制しつつ、パワーゲーティングによって回路ブロックが動作状態に移行できるようになるまでの時間を短くする。例文帳に追加

To reduce the time until a circuit block enters an operating state by power gating while suppressing influence on the operation of a peripheral circuit block. - 特許庁

クロックゲーティングセル９は、キャリー信号Ｃ−ＳＥＬがＨレベルのときに立ち上がった基準クロックＰＳ０のみを、動作クロックＢＣＬＫとして出力する。例文帳に追加

A clock gating cell 9 outputs only the reference clock PS0 which has started up when the carry signal C-SEL is the H level as an operating clock BCLK. - 特許庁

テスト動作時の消費電力を低減することのできるクロック信号ゲーティング技術を利用した半導体集積回路およびそのテスト方法の提供を図る。例文帳に追加

To provide a semiconductor integrated circuit and a method for testing the same, which use a clock signal gating technique capable of reducing a power consumption in a test operation. - 特許庁

動作条件が厳しい場合でも、クロックゲーティング信号を含む経路のタイミング違反の発生を防ぐことができるクロック供給回路を提供する。例文帳に追加

To provide a clock distribution circuit capable of preventing a timing violation from occurring on a path including a clock gating signal even in a case where an operational condition is strict. - 特許庁

ＤＲＡＭ装置、および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための、列読出し増幅器のパワーゲーティング技術を提供する。例文帳に追加

To provide a power-gating technique for a column readout amplifier for a DRAM device and a device in which a embedded type DRAM are incorporated and which employs a power-down (or sleep) operation mode. - 特許庁

パワーゲートトランジスタを通る電流サージが小さい、スリープモード動作を有する集積回路装置のためのパワーゲーティング技術を提供する。例文帳に追加

To provide a power-gating technique for an integrated circuit device wherein a current surge through a power gate transistor is small, having a Sleep Mode of operation. - 特許庁

スリープモード動作を有する集積回路装置のためのパワーゲーティング技術であって、供給電圧源と基準電圧源との間に結合される出力段（２２４）を設けることと、スリープモード動作において、出力段の少なくとも１つの素子のゲート端子を、前記供給電圧源のレベルよりも上の、または基準電圧源のレベルよりも下のレベルに駆動することとを含む。例文帳に追加

The power-gating technique for the integrated circuit device having the Sleep Mode of operation comprises providing an output stage (224) coupled between a supply voltage source and a reference voltage source and driving a gate terminal of at least one element of the output stage to a level above that of the supply voltage source or below that of the reference voltage source in the Sleep Mode of operation. - 特許庁

本発明の目的は、連動して動作する、パワーゲーティング回路により制御されている、２以上の回路ブロックについて、一方の回路ブロックの電源ドメインが電源と接続されている状態において、他方の回路ブロックの電源ドメインが電源と接続されない状態とならないような回路を有する半導体集積回路を提供することにある。例文帳に追加

To provide a semiconductor integrated circuit having a circuit preventing an unconnected state of a power source domain of a circuit block to a power source in a connected state of a power source domain of another circuit block to the power source in regard to two or more circuit blocks operated in interlock with each other and controlled by a power gating circuit. - 特許庁

光ＷＤＭ伝送システムにおけるコプロパゲーティングファイバラマン増幅器の使用が、ファイバ増幅器が、デプリション中で動作し、入力信号の特性が、ファイバクロストーク帯域幅において低減された積分された相対的強度雑音（ＲＩＮ）を示すように制御される状況において実用的であることを見出した。例文帳に追加

The user of a co-propagating fiber Raman amplifier in an optical WDM transmission system has been found to be practical in the situation where the fiber amplifier is operated into depletion and the characteristics of the input signals are controlled to exhibit a reduced integrated relative intensity noise (RIN) over the fiber crosstalk bandwidth. - 特許庁

本発明に係る半導体集積回路の設計方法は、（Ａ）パワーゲーティング回路の動作モデルを提供するステップと、（Ｂ）突入電流に関する制約を設定するステップと、（Ｃ）動作モデルを用いた回路シミュレーションを実行するステップと、（Ｄ）回路シミュレーションの結果に基づいて、複数の電源スイッチのそれぞれをＯＮさせるＯＮタイミングを示すタイミングデータを生成するステップとを有する。例文帳に追加

The design method for semiconductor integrated circuit comprises steps of (A) providing an operation model of the power gating circuit; (B) setting a restriction for rush current; (C) executing a circuit simulation using the operation model; and (D) generating timing data showing the ON timing for turning on each of the plurality of power supply switches based on the result of the circuit simulation. - 特許庁