ボイド容量の英語

結晶化アニールと同時に成膜することでストレスマイグレーションによる上部電極のヒロックおよび膜中ボイドを抑制して、容量規定となる電極面積の減少およびコンタクト不良を防止する。例文帳に追加

Thus, it is possible to suppress the hillock and in-film void of the upper electrode due to stress migration by carrying out film formation simultaneously with crystallization anneal, and to prevent the reduction of an electrode area working as capacitance regulation and the failure of contact. - 特許庁

第２の層間絶縁膜２５を形成する際に、メモリセル容量部又は導体配線の絶縁体サイドウォールの存在によって、ボイドの発生が抑制される。例文帳に追加

At the time of forming a second interlayer insulating film 25, the occurrence of voids is suppressed by the presence of the insulator sidewalls 23a and 23b of the capacitor section of the memory cell or the conductor wiring. - 特許庁

ボイドがなく強誘電体特性が劣化しない強誘電体膜からなる絶縁膜、それを用いたリーク電流が少なく且つ耐圧が高い容量素子を実現できるようにする。例文帳に追加

To provide an ferroelectric insulating film without voids that does not deteriorate the ferroelecrtic characteristic and a method for using the insulating film to manufacture capacity devices that suppress the leak current and have a high voltage resistance characteristic. - 特許庁

ガラスセラミックグリーンシート積層体の中央付近にボイドが発生するのを抑制するとともに、配線層間の静電容量の増加を抑制しつつ、多層配線基板の熱膨張係数をシリコンの熱膨張係数に合わせた寸法精度の高い多層配線基板の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a multilayer wiring board with high dimensional accuracy, which prevents the occurrence of voids near a center of a glass ceramic green sheet laminate while suppressing an increase in capacitance between wiring layers, with a thermal expansion coefficient matched to a thermal expansion coefficient of silicon. - 特許庁

ＤＣＡストレージシステムにおけるボリュームの復元オペレーション中に、ボリュームのバックアップイメージが復元されるときのストレージ容量の浪費は、ボイドデータにすぎない復元データのセグメントに対する物理ストレージ域の割付けを防止することによって緩和される。例文帳に追加

During a restore operation of the volume in the DCA storage system, the wasting of storage capacity when a backup image of the volume is restored is mitigated by preventing allocation of physical storage areas to segments of restore data that are only void data. - 特許庁

互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。例文帳に追加

To provide a semiconductor memory element to reduce a capacitance of a parasitic capacitor formed between the neighboring bit lines for enabling an operation speed of semiconductor memory device to be improved and to suppress a generation of a void in a contact plug, and to provide a method of manufacturing the same. - 特許庁

コンタクト１２の内壁に側壁絶縁膜１４を形成することにより、ボイド１１と交差するようにして層間絶縁膜１０に拡散層７とビット線３２とを接続するためのコンタクト１２を形成することを可能とし、ビット線３２間のコンタクト１２を通じての短絡を無くすと共に、ワード線間の寄生容量を減じることができる。例文帳に追加

Contacts 12 can be formed in the interlayer insulating film 10, to connect a diffusion layer 7 with bit lines 32 as intersecting voids 11 by forming a sidewall insulating film 14 on the inner wall of the contacts 12, a short circuit between bit lines 32 through contacts 12 can be eliminated, and parasitic capacitance between word lines can be reduced as well. - 特許庁

加工物とのより大きな実接触面積及び研磨くずの除去のためのより効果的なスラリー流動パターンを達成し、テキスチャ再形成の必要性を減らし、良好なプラナリゼーション効率にために必要な高剛性構造を有し、研磨面に隣接する研磨層の中では大きなボイド容量を提供する研磨パッドを提供する。例文帳に追加

To provide a polishing pad achieving more effective slurry flow patterns for achieving a large actual contact area with a workpiece and removing polishing waste, reducing the need of re-forming texture, providing a necessary rigidity structure for favorable planarization efficiency, and providing a large void capacity in a polishing layer adjoining a polishing surface. - 特許庁