半固定記憶装置の英語

半導体記憶装置に備える制御回路２０１上において、パッド３０１〜３０６を備えたチップ接続部３００は、半導体記憶装置内に備えられるメモリセルアレイの最大容量に対応した形で構成されていて、その最大容量未満の容量のメモリセルアレイを持つ場合であっても、これらパッド３０１〜３０６の配置場所や個数は固定的に決定されている。例文帳に追加

In a control circuit 201 provided in the semiconductor memory device, a chip connection part 300 provided with pads 301-306 is constituted so as to correspond to the maximum capacity of a memory cell array provided in the semiconductor memory device, and even when having a memory cell array having capacity being less than the maximum capacity, arrayed places and the number of these pads 301-306 are decided fixedly. - 特許庁

記憶セルへのデータ書き込みの際に、隣接する相補ビット線を所定電圧に固定することにより、隣接セルの読み出し動作への書き込みノイズの影響を低減して安定動作を図ることができる半導体集積回路装置を提供すること例文帳に追加

To provide a semiconductor memory, in which the influence of a write-in noise for read-out operation of an adjacent cell can be reduced and stable operation can be performed, by fixing an adjacent complementary bit line to the prescribed voltage, in the case of write-in of data for a storing cell. - 特許庁

不揮発性半導体記憶装置１０１は、ビット線の夫々につき、選択ビット線と非選択ビット線の電位をメモリ動作を行うための規定の電位に固定するビット電圧調整回路２５、及び、データ線の夫々につき、選択データ線と非選択データ線の電位をメモリ動作を行うための規定の電位に固定するデータ電圧調整回路２７、２８を設けてなる。例文帳に追加

The nonvolatile semiconductor memory device 101 is configured to include a bit voltage adjustment circuit 25 per respective bit line for fixing potentials of a selection bit line and a non-selection bit line to a prescribed potential to perform the memory operation, and data voltage adjustment circuits 27, 28 per respective data line for fixing potentials of the selection data line and the non-selection data line to a prescribed potential to perform the memory operation. - 特許庁

テストモードを有する半導体装置であって、所定番地にテストモード制御コードを記憶する不揮発性メモリ１と、テストモード禁止／許可を示す固定値を発生する発生部３と、前記制御コードと前記固定値とのハミング距離が所定数以下であるか否かに応じて前記テストモードへの移行を制御するハミング距離判定回路４とを備える。例文帳に追加

The semiconductor device having a test mode comprises a non-volatile memory 1 for storing a test mode control code at a specific address, a generator 3 for generating a fixed value indicating test mode prohibition/permission, and a hamming distance judging circuit 4 for controlling shift to the test mode according to whether the hamming distance between the control code and the fixed value is lower than a specific value or not. - 特許庁

半導体記憶装置は、テスト時に、第１のモードでは、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定し、第２のモードでは、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する制御回路（１１６、１１８、１２１）を備えている。例文帳に追加

The semiconductor storage device is equipped with control circuits (116, 118 and 121) which at test time and in the 1st mode, always generates refresh just before the read/write operation and sets always the latency as a 1st fixed value, and in the 2nd mode, always generates refresh just after the read/write operation and sets always the latency as a 2nd fixed value. - 特許庁

本発明による半導体記憶装置に対してテストを行う場合、内部クロックＩＣＬＫの整数倍の周期を持った外部クロックＥＣＬＫがハイレベル又はローレベルに固定されている期間において１つのデータを書き込むことにより、連続するデータを互いに異なるミニアレイに割り当てることが可能となる。例文帳に追加

When a test is performed for the semiconductor memory device, in a period in which an external clock ECLK having a period of integral multiple of the internal clock ICLK is fixed to a high level or a low level, continuous data can be allocated to mini-arrays being different from each other by writing one piece of data. - 特許庁

マスクＲＯＭなどの半導体記憶装置に関し、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータが疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力する。例文帳に追加

To output normal output data to the external even when data outputted from a memory cell array are defective data whose doubtful output data are not fixed on 'H' or 'L' when an address indicated by an address signal supplied from the external to a semiconductor memory such as a masked ROM coincides with a redundant address. - 特許庁

ある電圧に固定されたＶＤＤ端子と、プログラム電圧端子と、セカンドブレークダウンによってソース−ドレイン間を短絡するＮ型ＭＯＳトランジスタと、そのＮ型ＭＯＳトランジスタに直列に接続したヒューズ素子と、Ｎ型ＭＯＳトランジスタをセカンドブレークダウンさせるために必要なゲート電圧を発生させるためのインバータ回路を有する半導体不揮発性記憶装置と、２段階の書き込み方法により製造工程数とチップ占有面積の増大によるコストアップの問題を解決することが可能である。例文帳に追加

Thereby, the problem of cost-increase caused by increasing the number of manufacturing processes and chip occupancy area can be solved by a write-in method of two steps. - 特許庁