否定論理和回路の英語

とくに、３−１のＬＵＴを２−１ ＬＵＴ２つとして用いて、それらの間に論理否定や論理和などを導入することで、加減算回路、等価性、大小比較、多ビットのＡＮＤ／ＯＲなどの論理関数を効率よく実現する。例文帳に追加

Especially a 3-1 LUT is used as two 2-1 LUTs and NOT or OR is introduced to these 2-1 LUTs to efficiently realize logical functions such as an addition/subtraction circuit, equivalency, size comparison, and multi- bit AND/OR. - 特許庁

否定論理和回路１２はインサービスレジスタイネーブル生成回路１１で生成されたインサービスレジスタイネーブル信号とＣＰＵからの２つ目の割込み応答信号との否定論理和をとり、その演算結果をインサービスレジスタ制御信号としてインサービスレジスタ２に出力する。例文帳に追加

A negative OR circuit 12 takes the negative OR of the in-service register enable signals generated in the in-service register enable generation circuit 11 and a second interruption response signal from the CPU and outputs the arithmetic result to an in-service register 2 as an in-service register control signal. - 特許庁

１個のフォトダイオードと２個のＲＴＤを使用した２個の単安定／双安定回路１，２において、クロック信号Ｖck１、Ｖck２によって光入力データ信号ＤＴを交互に読み取り保持して、論理和否定回路３で加算する。例文帳に追加

Two monostable/bistable circuits 1, 2 each employing one photo diode and two RTDs alternately read and store an optical input data signal on the basis of clock signals Vck1, Vck2 and a NOR circuit 3 sums the read optical input data signals. - 特許庁

ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。例文帳に追加

An NOR circuit 16 supplies signals corresponding to the negative OR of the first pulse signal S1 and the second pulse signal S2 to the other gate of the low side transistor M2. - 特許庁

否定論理和回路５には、スイッチ素子１０，１１を駆動する制御信号ＶＰ１，ＶＰ２が入力されており、制御信号ＶＰ１，ＶＰ２のデッドタイムに同期して同期信号ＳＹＮＣを出力する。例文帳に追加

Control signals VP1 and VP2 for driving switching elements 10 and 11 are entered as an input in the negative OR circuit 5, to generate a synchronized signal SYNC, in synchronization to a dead time of the control signals VP1 and VP2. - 特許庁

アドレス電極駆動部１０ａ_１ （〜１０ａ_ｎ ）において、ラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬを出力する。例文帳に追加

In each of the address electrode driving parts 10a_1 to 10a_n, a latch 16 latches a preceding pulse outputted from a latch 12 and inputs the latched pulse and a new pulse outputted from the latch to an EXCLUSIVE-OR circuit 18, and only when these pulses are different from each other, a driving pulse /ACL is outputted from a NOT-AND circuit 19. - 特許庁

ＦＭラジオ受信機の中間周波フィルタの帯域幅を制御する比較回路１１６には、中間周波数よりも低い周波数成分のレベルと高い周波数成分のレベルとをそれぞれ所定のレベルと比較する第１、第２比較器１３１・１３２と、排他的論理和回路１３５と、否定回路１３６とを備えている。例文帳に追加

A comparison circuit 116 for controlling the bandwidth of an intermediate frequency filter of an FM radio receiver comprises first and second comparators 131 and 132 for comparing the level of a frequency component lower than an intermediate frequency and the level of a frequency component higher than the intermediate frequency, respectively, with specified levels, an exclusive OR circuit 135 and a NOT circuit 136. - 特許庁

さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。例文帳に追加

When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17. - 特許庁