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有効アドレス生成の英語
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「有効アドレス生成」の部分一致の例文検索結果
該当件数 : 18件
制御信号φ2は列アドレスバッファ18内部で列アドレスが生成される度に有効化される。例文帳に追加
A control signal ϕ2 is validated each time a column address is generated inside the column address buffer 18. - 特許庁
有効な子スレッドを生成したプロセッサPE1 は、有効な子スレッドの開始アドレスの直前のアドレスの命令まで実行を完了することによりスレッドの処理を終了する。例文帳に追加
The processor PE1 which generates the valid slave thread ends the processing of the thread by completing the execution to the instruction of an address immediately before the start address of the valid slave thread. - 特許庁
サービスセンタは、管理者から受け付けたアクセス許可者アドレス、リソース識別子および有効条件を鍵によって含んだアクセスURLを生成する。例文帳に追加
A service center generates an access URL including an access permitted person address, a resource identifier, and a validation condition, which are accepted from a manager, as a key. - 特許庁
本発明によるパターン発生器10は、シーケンス発生部12、アドレス出力部26、データ演算部18、及び比較有効信号生成部70を備える。例文帳に追加
A pattern generator 10 is provided with a sequence generating section 12, an address output section 26, a data operation section 18, and a comparison effective signal generating section 70. - 特許庁
このとき、メモリ制御部13は、生成した書き込みアドレスXadr、Yadrが、第一領域101に対応するアドレスのときにのみフレームメモリ11、12の書き込みデータを有効とする。例文帳に追加
At this time, in the memory control section 13, only when generated write addresses Xadr and Yadr are the addresses corresponding to the first area 101, write data of the frame memories 11 and 12 are made effective. - 特許庁
これらの手段20、21により生成された上面画像の読み出しアドレスと下面画像の読み出しアドレスを、有効領域判定手段50において、指定された領域を対象に判定し、フレームメモリバッファ1から読み出すアドレスを制御する。例文帳に追加
An upper surface image reading address and a lower surface image reading address which are generated by the means 20 and 21 are decided by an effective area deciding means 50 with the designated area as the object and, then, an address read from a frame memory buffer 1 is controlled. - 特許庁
組み合わせ判定手段8は、第1の出力手段6のアドレス情報Aの出力を意味する信号G1と、第2の出力手段7のデータ出力を意味する信号G2との間にアドレス情報変化信号Hが通知されなかった場合にデータの有効性を有効と判定し、データ有効情報Yを生成してデータ有効情報保持手段9に保持させる。例文帳に追加
A combination judging means 8 determines that the data is valid if no address information change signal H has been reported between a signal G1 signifying the output of the address information A from a first output means 6 and a signal G2 signifying the output of data from a second output means 7; the judging means then creates data validity information Y and causes a data validity information retaining means 9 to retain this information. - 特許庁
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「有効アドレス生成」の部分一致の例文検索結果
該当件数 : 18件
センタでは、公開アドレスPに含まれる着信者識別情報Rと、メールの件名に記載されたキーワードとが、キーワード記憶部に対応付けて記憶されていれば、着信者識別情報Rおよび有効条件C(発信者アドレスSのハッシュ値)を含んだ個別アドレスTを生成する。例文帳に追加
When receiver identification information R included in the public address P and the keyword written in the subject of the mail are stored so as to be associated with a keyword storage part, the center generates an individual address T including the receiver identification information R and effective conditions C (the hash value of a sender address S). - 特許庁
FIFO115に対するライトアドレスをCLK1に同期して生成するジョンソンカウンタ113と、FIFOに対するリードアドレスをCLK2に同期して生成するジョンソンカウンタ119と、これらアドレスの同期をとる同期化用フリップフロップ116と、同期がとられたこれらアドレスからFIFO有効段手段を生成するデコード回路118とを備える。例文帳に追加
The synchronization circuit is provided with a Johnson counter 113 that generates a write address to an FIFO 115 synchronously with a CLK 1, a Johnson counter 119, that generates a read address to the FIFO 115 synchronously with a CLK 2, a synchronization flip-flop 116 that synchronizes the addresses, and a decode circuit 118 that generates an FIFO valid means, on the basis of the synchronized addresses. - 特許庁
コンパイラ1は、ソースプログラム中の変数とハードウェア資源への割付に関するデバッグ情報として、変数を表すエントリに対して、該変数が有効となるアドレス区間と、該変数が有効となる時にそのアドレス区間で真となる条件フラグと、割り付けられる資源とを要素とする配置情報を生成する。例文帳に追加
The compiler 1 generates arrangement information by defining an address section in which a variable in a source program is validated, a conditional flag, by which the variable becomes true in the address section when it is validated and resources to be allocated as elements as debug information which retards the variable and allocation of it to hardware resources. - 特許庁
一方、被参照者Aから関係レベルR、被参照者識別情報ID_Aおよび有効条件Cを受け取り、これらを所定の鍵で埋め込んだ開示用アドレスTを生成する。例文帳に追加
In addition, the service center receives a relation level R, a referred person identification information ID_A and effective conditions C from the referred person A, and generates a disclosure-target address T in which the above subjects thus received are embedded with a prescribed key. - 特許庁
次にセルが入力し、アドレスラッチ部1から出力されるアドレスが、既にソフトストラップにより書き込まれたアドレスかを判断し、既に設定が完了している場合、変換タイミング生成部6から出力されるタイミング信号を有効にする信号をアドレス判定部8から出力し、ヘッダ変換を行う。例文帳に追加
Then a cell is received, an address outputted from an address latch section 1 is discriminated as to whether or not the address has been already written by the soft strap, when the setting has already completed, an address decision section 8 outputs a signal for validating a timing signal outputted from a conversion timing generating section 6 to convert the header. - 特許庁
ヘッド制御回路2のダミーデータ付加回路21は、アドレスADRに基づいて、複数の有効発光素子に入力画像データDinを割り当て、複数のダミー発光素子にダミーデータを割り当てて出力画像データDoutを生成する。例文帳に追加
Based on the address ADR, the dummy data addition circuit 21 of a head control circuit 2 assigns input image data Din to the plurality of effective light emitting elements and assigns dummy data to a plurality of dummy light emitting elements, thereby creating output image data Dout. - 特許庁
アクセスするメモリアドレスの境界制約を持つアライン命令を使用するため、アドレス境界を実行時に判定する多バージョンコードの生成において、コード量を制限する場合に、有効にアライン命令を使用できるコードを選択し、適切にアライン命令を使用する。例文帳に追加
To select a code capable of effectively using an aligning command and appropriately use the aligning command when code quantity is limited in generation of a multi-version code determining an address boundary in execution for using the aligning command having a boundary restriction of a memory address for access. - 特許庁
CPU1がリードするプログラムコードやデータを格納する不揮発性メモリとして、4個のセクタ4〜7を有するフラッシュメモリ2を設けると共に、フラッシュメモリ・ライト装置28から与えられる有効セクタ指示データが指示するセクタを選択するためのアドレス信号A19、A18を生成するセクタ選択信号生成回路8を設ける。例文帳に追加
The device is provided with: a flash memory 2 having four sectors 4-7 as a nonvolatile memory storing a program code and data to be read by a CPU 1; and a sector selection signal generation circuit 8 for generating address signals A19, A18 for selecting a sector to be instructed by effective sector instruction data given from a flash memory write device 28. - 特許庁
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effective address generation
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