標準ゲートの英語

各サブゲートウェイ１１，１２の非標準プロトコル通信部２２，２３間では、仕様が公開されていない非標準プロトコルを用いてデータ授受を行い、非標準側と標準側の間におけるデータ授受は、アプリケーション層のみで行う。例文帳に追加

Between non-standard protocol communication parts 22, 23 of the respective sub-gateways 11, 12, data is transferred using non-standard protocols whose specifications are not disclosed and data is transferred between the non-standard side and the standard side only for an application layer. - 特許庁

活性領域１４〜１７およびゲート配線２１〜２５が配置する標準セルにおいて、活性領域１４、１５、１６、１７におけるゲート幅方向の長さを、ゲート長方向の端部において最大にする。例文帳に追加

In the standard cell wherein active regions 14 to 17 and gate wires 21 to 25 are arranged, length in the gate-width direction of the active regions 14, 15, 16, and 17 is maximized at the end in the gate-length direction. - 特許庁

すなわち電圧降下センサとして動作する複数の標準セル（１）の出力信号がＯＲ回路（２）によりゲートされる。例文帳に追加

That is to say, output signals of a plurality of normal cells acting as the voltage drop sensors are gated by an OR circuit (2). - 特許庁

ＬＣＤピクセル１０のアクティブマトリクス６には、標準的なディスプレイソースドライバ４およびゲートドライバ５が設けられる。例文帳に追加

An active matrix 6 of LCD pixels 10 is provided with a standard display driver 4 and a gate driver 5. - 特許庁

標準セルＣ１は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有する。例文帳に追加

A standard cell C1 extends in a Y direction and comprises gate patterns G1,G2,G3 arranged in an X direction at the same pitch. - 特許庁

ホームゲートウェイによって受け取られた入力パケットの標準の優先順位は、調和された優先順位へ変換される。例文帳に追加

The standard priority order of an input packet received by a home gateway is converted to a harmonized priority order. - 特許庁

低いゲート・ドレイン間容量（Ｃ_GD）を提供し、その上で、標準ＣＭＯＳフローと互換性を持つ製造工程を提供する。例文帳に追加

To provide fabrication steps which provide a low gate-to-drain capacitance (C_GD) and are compatible with standard CMOS flow. - 特許庁

標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。例文帳に追加

In a method for designing the semiconductor integrated circuit by arraying standard cells Sc1, at the ends of gate patterns 5 constituting the standard cells Sc1, dummy patterns 3 are disposed in the direction perpendicular to the gate patterns 5, and reduction in the gate pattern possession density at the ends of the gate patterns 5 is compensated by disposing the dummy patterns 3. - 特許庁