core memoriesとは 意味・読み方・使い方

A plurality of image memories 51 to 54 and a plurality of cores 31 to 34 in a multi-core processor 21 are made to correspond through a bus 25 one to one.例文帳に追加

複数の画像メモリ５１〜５４と、マルチコアプロセッサ２１内の複数のコア３１〜３４とを、バス２５を介して１対１に対応させる。 - 特許庁

Since the second memories have physical layout different from that of the first memories in addition, the physical layout for obtaining a required memory capacity can easily be designed outside of the core block 8a which is the inside of a single chip microcomputer 9c.例文帳に追加

しかも、第２のメモリは第１のメモリとは物理配置が異なるので、シングルチップマイクロコンピュータ９ｃの内部であってコアブロック８ａの外部において、必要なメモリ容量を得るための物理配置を容易に設計することができる。 - 特許庁

In the cache memories 7, 8, information including cache data and balance information indicative of one of the core 2 or 3 where the information including the cache data is to be moved are stored on each cache line basis.例文帳に追加

キャッシュメモリ７，８には、キャッシュデータを含む情報と当該情報をコア２，３の何れに移動させるかを示すバランス情報とがキャッシュライン毎に記憶されている。 - 特許庁

The controller is comprised of several cores 0 to 2 provided in the electronic control unit which controls operations of the automobile internal combustion engine, exclusive memories 0 to 2 provided for each core, and monitoring parts 0 to 2 detecting troubles in each core.例文帳に追加

自動車の内燃機関の動作を制御する電子制御装置に設けられる複数のコア０〜２と、各コア毎に設けられる専用メモリ０〜２と、各コアの異常を検出する監視部０〜２とを含んで構成される。 - 特許庁

Moreover, the third buses (XAB, XDB) and the second buses (YAB, YDB) are also separated from first buses (IAB, ID) to be externally interfaced, and the CPU core 2 can access an external memory in parallel with access to the second memories (4, 6) and the first memories (5, 7).例文帳に追加

また、第３のバス（ＸＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤＢ）は、外部インタフェースされる第１のバス（ＩＡＢ，ＩＤ）とも個別化され、ＣＰＵコア（２）は第２のメモリ（４，６）と第１のメモリ（５，７）のアクセスに並行して外部メモリアクセスも可能にされる。 - 特許庁

To provide a processor capable of reducing the memory capacity of instruction memories needed in each processor core and also profluently transferring program data by efficiently transferring the program data to the each processor core, and its program transfer method.例文帳に追加

各プロセッサコアに対しプログラムのデータを効率よく転送することにより、各プロセッサコアにおいて必要とするインストラクションメモリのメモリ容量を削減し、かつプログラムのデータを淀み無く転送することのできるプロセッサとそのプログラム転送方法を提供する。 - 特許庁

The third buses XAB and XDB, and the second buses YAB and YDB are separate from first buses IAB and IDB, and the CPU core 2 can execute instruction fetching, etc. through the first buses IAB and IDB in parallel with the access of the second memories 4 and 6, and the first memories 5 and 7.例文帳に追加

第３のバスＸＡＢ，ＸＤＢと第２のバスＹＡＢ，ＹＤＢは第１のバスＩＡＢ，ＩＤＢとも個別化され、ＣＰＵコア２は第２のメモリ４，６と第１のメモリ５，７のアクセスに並行して第１のバスＩＡＢ，ＩＤＢを介する命令フェッチ等を行うことができる。 - 特許庁

This programmable controller is provided with a dedicated processor core 1' for executing a sequence command, a command memory 4 storing the sequence command, and data memories 5a, 5b serving as working areas during the execution of the sequence command.例文帳に追加

プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５ａ，５ｂとを備える。 - 特許庁