error signal lockとは 意味・読み方・使い方

To provide a built-in self-inspecting circuit as well as method for measuring error in a phase lock loop(PLL) output clock signal.例文帳に追加

位相ロック・ループ（ＰＬＬ）出力クロック信号における誤差を測定する内蔵自己検査回路および方法を提供する。 - 特許庁

To improve an error rate by preventing dead lock in a digital PLL circuit when a reproduced signal is deteriorated in quality.例文帳に追加

再生信号の品質が劣化したときのディジタルＰＬＬ回路におけるデッドロックを防止し、エラーレートを改善することを可能とする。 - 特許庁

In this case, a resynchronization lock signal generating circuit 5 checks whether the captured reception data are in error, and outputs a resynchronization lock signal to the pseudo-random pattern generating circuit 3, when it is in error and allows the circuit 3 to re-fetch the data and to generate a reference PN pattern.例文帳に追加

その際に、再同期引き込み信号発生回路５は、取り込んだ受信データが誤っていないかをチェックし、誤っている場合は、疑似ランダムパターン発生回路３に対して再同期引き込み信号を出力し、再度受信データを取り込んで基準のＰＮパターンを発生させる。 - 特許庁

The level of the phase error signal SE is compared with two threshold VRL and VRH, and when and phase error signal SE is middle between VRL and VRH, it is discriminated that the PLL circuit is in the lock state but otherwise, it is discriminated that the PLL circuit is out of lock state, so that an accurate and stable PLL lock discriminating signal SK can be outputted.例文帳に追加

位相誤差信号Ｓ_E のレベルを二つの閾値ＶＲＬ及びＶＲＨと比較し、位相誤差信号Ｓ_E がＶＲＬとＶＲＨの中間にあるとき、ＰＬＬ回路がロック状態にあると判断し、それ以外のときＰＬＬ回路がロック状態から外れていると判断するので、正確かつ安定したＰＬＬロック判別信号Ｓ_K を出力できる。 - 特許庁

The phase lock loop is connected to receive a reference clock signal and maintain a relative clock signal shifted in phase from the reference clock signal by an amount depending on the error signal.例文帳に追加

位相同期ループは、基準クロック信号を受信し、相関クロック信号が、基準クロック信号から誤差信号に従った量だけ位相シフトされて維持されるように接続される。 - 特許庁

In a communication module with a wavelength lock, a polarizing control device is disposed between a wavelength error detection filter and the semiconductor laser to stabilize an error signal.例文帳に追加

本願発明は、波長誤差検出フィルタと半導体レーザとの間に、偏光制御素子を配置して誤差信号を安定化した波長ロック付き通信モジュールである。 - 特許庁

This receiver 31 is provided with a timing correction circuit 32 and a lock detector 34, wherein a signal indicating an integration value of an error of the received signal is supplied from an integration circuit 43 held by a loop filter 43 of the timing correction circuit 32 to the lock detector 34.例文帳に追加

受信装置３１は、タイミング補正回路３２およびロック検出器３４を備えており、ロック検出器３４には、タイミング補正回路３２のループフィルタ４３が有する積分回路４３から受信信号の誤差の積分値を表す信号が供給される。 - 特許庁

The lock detector 34 removes low frequency components of the signal indicating the integration value of the error of the received signal, monitors the signal, and detects that the timing correction circuit 32 captures the received signal when the signal is within a predetermined range during predetermined time.例文帳に追加

ロック検出器３４は、受信信号の誤差の積分値を表す信号の低周波数成分を除去し、その信号を監視して、所定時間の間、信号が所定の範囲内である場合に、タイミング補正回路３２が受信信号を捕捉したことを検出する。 - 特許庁