「error signal lock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A frequency offset estimate circuit 11 outputs a lock signal 102 when a calculated phase error reaches a prescribed value or below.例文帳に追加

周波数オフセット推定回路１１は、算出した位相誤差がある一定値以下となるとロック信号１０２を出力する。 - 特許庁

To output a frequency signal which reduces spurious waves even if the phase error accompanying the fraction or dividing of frequency occurs in lock condition.例文帳に追加

ロック状態において分数分周に伴う位相誤差が発生してもスプリアスを低減する周波数信号を出力する。 - 特許庁

To provide a built-in self-inspecting circuit as well as method for measuring error in a phase lock loop(PLL) output clock signal.例文帳に追加

位相ロック・ループ（ＰＬＬ）出力クロック信号における誤差を測定する内蔵自己検査回路および方法を提供する。 - 特許庁

To improve an error rate by preventing dead lock in a digital PLL circuit when a reproduced signal is deteriorated in quality.例文帳に追加

再生信号の品質が劣化したときのディジタルＰＬＬ回路におけるデッドロックを防止し、エラーレートを改善することを可能とする。 - 特許庁

In this case, a resynchronization lock signal generating circuit 5 checks whether the captured reception data are in error, and outputs a resynchronization lock signal to the pseudo-random pattern generating circuit 3, when it is in error and allows the circuit 3 to re-fetch the data and to generate a reference PN pattern.例文帳に追加

その際に、再同期引き込み信号発生回路５は、取り込んだ受信データが誤っていないかをチェックし、誤っている場合は、疑似ランダムパターン発生回路３に対して再同期引き込み信号を出力し、再度受信データを取り込んで基準のＰＮパターンを発生させる。 - 特許庁

The level of the phase error signal SE is compared with two threshold VRL and VRH, and when and phase error signal SE is middle between VRL and VRH, it is discriminated that the PLL circuit is in the lock state but otherwise, it is discriminated that the PLL circuit is out of lock state, so that an accurate and stable PLL lock discriminating signal SK can be outputted.例文帳に追加

位相誤差信号Ｓ_E のレベルを二つの閾値ＶＲＬ及びＶＲＨと比較し、位相誤差信号Ｓ_E がＶＲＬとＶＲＨの中間にあるとき、ＰＬＬ回路がロック状態にあると判断し、それ以外のときＰＬＬ回路がロック状態から外れていると判断するので、正確かつ安定したＰＬＬロック判別信号Ｓ_K を出力できる。 - 特許庁

The phase lock loop is connected to receive a reference clock signal and maintain a relative clock signal shifted in phase from the reference clock signal by an amount depending on the error signal.例文帳に追加

位相同期ループは、基準クロック信号を受信し、相関クロック信号が、基準クロック信号から誤差信号に従った量だけ位相シフトされて維持されるように接続される。 - 特許庁

In a communication module with a wavelength lock, a polarizing control device is disposed between a wavelength error detection filter and the semiconductor laser to stabilize an error signal.例文帳に追加

本願発明は、波長誤差検出フィルタと半導体レーザとの間に、偏光制御素子を配置して誤差信号を安定化した波長ロック付き通信モジュールである。 - 特許庁

This receiver 31 is provided with a timing correction circuit 32 and a lock detector 34, wherein a signal indicating an integration value of an error of the received signal is supplied from an integration circuit 43 held by a loop filter 43 of the timing correction circuit 32 to the lock detector 34.例文帳に追加

受信装置３１は、タイミング補正回路３２およびロック検出器３４を備えており、ロック検出器３４には、タイミング補正回路３２のループフィルタ４３が有する積分回路４３から受信信号の誤差の積分値を表す信号が供給される。 - 特許庁

The lock detector 34 removes low frequency components of the signal indicating the integration value of the error of the received signal, monitors the signal, and detects that the timing correction circuit 32 captures the received signal when the signal is within a predetermined range during predetermined time.例文帳に追加

ロック検出器３４は、受信信号の誤差の積分値を表す信号の低周波数成分を除去し、その信号を監視して、所定時間の間、信号が所定の範囲内である場合に、タイミング補正回路３２が受信信号を捕捉したことを検出する。 - 特許庁

The selecting circuit 10 outputs the reference signal fr including phase errors Δt1-Δt7 in lock condition and the comparison signal fp to a second comparator 12 and the reference signal fr without a phase error and the comparison signal fp to a first comparator 11.例文帳に追加

選択回路１０はロック状態において位相誤差Δｔ１〜Δｔ７を含む基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に、位相誤差のない基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力する。 - 特許庁

At this time, a controller 11 controls a selector 13 to selectively output a phase error signal (f) stored in a phase error holder 2 to the low-pass filter 3, thus it can keep the lock state where the frequency is stable by suppressing the wander and the jitter.例文帳に追加

このとき、制御部１１は選択部１３に対し位相差保持部２に記憶された位相誤差信号ｆをローパスフィルタ３に対し選択出力するよう制御し、ワンダ及びジッタを抑制し周波数安定したロック状態を維持できる。 - 特許庁

To provide a spectrum analyzer for eliminating a necessity to lock a reference oscillator to an accurate signal and having a capability for correcting a frequency error in the reference oscillator.例文帳に追加

正確な信号に対する基準発振器のロックを必要とせずに、基準発振器の周波数誤差を補正する能力を有するスペクトルアナライザ等を提供すること。 - 特許庁

To provide a phase error detection circuit which stabilizes a phase lock characteristic without being affected by DC level variations of an input signal in a clock reproducing PLL circuit.例文帳に追加

クロック再生ＰＬＬ回路において、入力信号のＤＣレベル変動に影響を受けることなく、位相同期特性を安定化する位相誤差検出回路を提供する。 - 特許庁

Corresponding to a phase error signal SE of a PLL circuit composed of a phase comparator 10, a low-pass filter 20 and a voltage-controlled oscillator 30, it is discriminated as to whether the PLL circuit is in a lock state.例文帳に追加

位相比較器１０、ローパスフィルタ２０及びＶＣＯ３０によって構成されているＰＬＬ回路の位相誤差信号Ｓ_E に応じて、ＰＬＬ回路がロック状態にあるか否かを判断する。 - 特許庁

The phase lock loop which is inputted with an EFM signal and a PLL clock signal, detects a frequency and phase and forms the PLL clock signal synchronized with the EFM signal by regulating control current with the result thereof includes a charge pump 140, a first low-pass filter 150, a voltage control oscillator 170 and a static phase error control section 160.例文帳に追加

EFM信号とPLLクロック信号を入力して周波数及び位相検出し、その検出結果で制御電流を調整してEFM信号に同期されるPLLクロック信号を生成する位相同期ループに係り、電荷ポンプ１４０、第１低域通過フィルター１５０、電圧制御発振器１７０及び静止位相誤差制御部１６０を含む。 - 特許庁

A procedure for fixing time constant of filters incorporated in a RF(radio frequency) ripple signal generating circuit 8 and a tracking error signal generating circuit 9 after detecting out of lock of a PLL(phase locked loop) 5 by a microcomputer 11, and a procedure for switching time constant of a waveform equalizing circuit 3 after track-on are made unnecessary.例文帳に追加

ＰＬＬ５のロック外れをマイコン１１が検出してからＲＦリップル信号生成回路８、トラッキングエラー信号生成回路９の内蔵フィルタの時定数を固定にするまでの手順と、トラックオンしてから波形等化回路３の時定数を再生線速度追従に切り替える手順を不要にすることで、シークの所要時間の短縮が可能となる。 - 特許庁

The locking state and the unlocking state are detected with a lock detector 8 on the basis of a phase error signal from a phase comparator 5, the charge pump 6 is charged by charge currents CPA, CPB at high speed by a locking detection signal LDout from the lock detector 8 in the unlocking state, and moderately charged by the charge current CPB in the locking state to hold the locking state.例文帳に追加

本発明はフェーズコンパレータ５からの位相誤差信号に基づいてロックディテクター８でロック状態とアンロック状態を検出し、前記ロックディテクター８からのロック検出信号ＬＤｏｕｔにより、チャージポンプ６をアンロック状態ではチャージ電流ＣＰＡ及びチャージ電流ＣＰＢで高速にチャージし、ロック状態ではチャージ電流ＣＰＢで緩やかにチャージしロック状態を保持する。 - 特許庁

For the detection of the PLL lock state, either a frame sync detection result or an integration amount of an absolute value of a phase error is measured as an evaluation index, and a magnitude of the evaluation index in a fixed interval is determined, thereby generating an RF quality signal RQ indicating whether or not a phase-locked loop is locked on the basis of a result of the determination.例文帳に追加

ＰＬＬロック状態の検出は、フレームシンクの検出結果、位相誤差の絶対値の積算量、の何れかを評価指標として測定し、一定区間での当該評価指標の大小を判定し、判定結果に基づき位相同期ループがロックしているか否かを示すＲＦ品質信号RQを生成する。 - 特許庁