gate FET processとは 意味・読み方・使い方

To solve such a problem that a threshold increases when a p channel FET which uses a high dielectric constant gate dielectric film is formed by a gate first process.例文帳に追加

高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。 - 特許庁

Instead of a normal subtractive etching method, a multi-mesa FET structure forming method using a Damascene method gate process or a Damascene method alternate gate process is included.例文帳に追加

通常の減法エッチング法の代わりに、ダマシン法ゲート・プロセスもしくはダマシン法代替ゲート・プロセスを用いるマルチ・メサ型ＦＥＴ構造を形成する方法を含む。 - 特許庁

By using actually measured data for which thresholds to a plurality of the MOS FETs of different gate lengths manufactured under the same process condition are actually measured and the analysis model of the threshold of the MOS FET, the impurity density distribution within the substrate of the channel surface of the MOS FET is calculated.例文帳に追加

同一プロセス条件で製造されたゲート長の異なる複数のMOS FET に対する閾値を実測した実測データとMOS FET の閾値の解析モデルを用いて、MOSFET のチヤネル表面の基板内不純物濃度分布を算出する。 - 特許庁

In manufacturing the Schottky barrier MOSFET, a damascene gate process for forming a gate electrode and a gate insulating film after a source/drain structure is formed is applied to the Schottky barrier MOSFET, so that the gate electrode and the gate insulating film may not be received with a high temperature heat treatment to thereby prevent the deterioration of the metal and the metal oxide for constituting the gate electrode and the gate insulating film.例文帳に追加

ショットキー障壁型MOS FET の製造において、ソース／ドレイン構造を形成した後にゲート電極およびゲート絶縁膜を作成するダマシンゲートプロセスをショットキー障壁型MOS FET に適用することにより、ゲート電極やゲート絶縁膜が高温の熱処理を受けないようにして、ゲート電極やゲート絶縁膜を構成する金属および金属酸化物が劣化するのを防止する。 - 特許庁

In a process for manufacturing a recess-gate type FET, a recess etching process (S105) subjects it to an aqueous solution containing aqueous ammonia for selective etching with GaAs in wet-etching.例文帳に追加

リセスゲート型のＦＥＴ製造工程において、リセスエッチングプロセス（Ｓ１０５）はアンモニア水を含む水溶液でウエットエッチングでＧａＡｓの選択エッチング（リセスエッチング（Ｓ１０５））を行う。 - 特許庁

To prevent the threshold voltage of an E-FET from becoming substandard while sharing a gate diffusion process determining the threshold voltage in a semiconductor device where a D-FET and an E-FET, each having a channel layer, are provided on one semiconductor substrate and each channel layer is provided with a gate diffusion layer.例文帳に追加

同一の半導体基板上に、それぞれチャネル層を有するＤ−ＦＥＴとＥ−ＦＥＴとが設けられ、前記各チャネル層にゲート拡散層が設けられた半導体装置において、閾値電圧を決定するゲート拡散工程を共有しながら、Ｅ−ＦＥＴの閾値電圧が規格外になってしまうことを防止すること。 - 特許庁

Thus, the dispersion of the drain current IDS1 of the FET 1 due to the manufacture process is compensated by a gate bias circuit 20.例文帳に追加

このため、製造プロセスに起因するＦＥＴ１のドレイン電流ＩＤＳ１のばらつきをゲートバイアス回路２０によって補償することが可能になる。 - 特許庁