interlayer contactsとは 意味・読み方・使い方

An interconnect line formed on a chip is connected with pads 3a to 3d arranged on the both sides of an interlayer film that are joined with a bonding wire 6 through contacts 9.例文帳に追加

チップに形成された配線と、その配線に対し層間膜を挟んで配置され、ボンディングワイヤ６を接合するパッド３ａ〜３ｄとが、コンタクト９を介して接続されている。 - 特許庁

Contacts 12 can be formed in the interlayer insulating film 10, to connect a diffusion layer 7 with bit lines 32 as intersecting voids 11 by forming a sidewall insulating film 14 on the inner wall of the contacts 12, a short circuit between bit lines 32 through contacts 12 can be eliminated, and parasitic capacitance between word lines can be reduced as well.例文帳に追加

コンタクト１２の内壁に側壁絶縁膜１４を形成することにより、ボイド１１と交差するようにして層間絶縁膜１０に拡散層７とビット線３２とを接続するためのコンタクト１２を形成することを可能とし、ビット線３２間のコンタクト１２を通じての短絡を無くすと共に、ワード線間の寄生容量を減じることができる。 - 特許庁

A semiconductor device comprises: a semiconductor substrate on which element regions having a predetermined width are formed in a predetermined pitch; interlayer insulating films stacked on the semiconductor substrate; and first contacts that are each provided from the top surface of the interlayer insulating films to each element region and are connected to the element region.例文帳に追加

半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。 - 特許庁

The third layer stem wirings are branched between the third layer stem wirings adjacent to each other within the wiring groups of the third layer stem wirings, and are connected with the second layer wirings running parallel to the second layer stem wirings via interlayer contacts.例文帳に追加

第３層幹配線はその配線グループ内の隣り合う第３層幹配線間へ分岐し層間コンタクトを介して、第２層幹配線と並行した第２層配線に接続されている。 - 特許庁

In an NAND type flash memory 1, all contacts formed in a single interlayer dielectric, i.e. bit-line contacts CB and non-bit-line contacts CN are arranged at some of a plurality of lattice points LP of tub-dimension lattice L arrayed at a period P1 in a direction V1 and at a period P2 in a direction V2 crossing the direction V2.例文帳に追加

ＮＡＮＤ型フラッシュメモリ１において、単一の層間絶縁膜中に形成された全てのコンタクト、すなわち、ビット線コンタクトＣＢ及び非ビット線コンタクトＣＮを、方向Ｖ１に沿って周期Ｐ１で配列されると共に方向Ｖ２に対して交差する方向Ｖ２に沿って周期Ｐ２で配列された２次元格子Ｌの複数の格子点ＬＰの一部に配置する。 - 特許庁

Landing pads 8 are formed on a silicon substrate 1, a second interlayer insulating film 9 is formed, bit line contact holes 100 each leading to the landing pad 8 and lower storage node contact holes 130a are bored in the second interlayer insulating film 9 at the same time, and lower storage node contacts 13a are formed together with bit line interconnect lines 11.例文帳に追加

シリコン基板１上にランディングパッド８を形成し、第２層間絶縁膜９を形成して、第２層間絶縁膜９中にランディングパッド８に至るビットラインコンタクトホール１００および下部ストレージノードコンタクトホール１３０ａを同時に開口し、ビットライン配線１１とともに下部ストレージノードコンタクト１３ａを形成する。 - 特許庁

Two FUSI contacts 41 are arranged, passing through the thickness direction of an interlayer insulating film 4 and reaching silicide layers 35 in the upper layers of the two source/drain layers 34 and the FUSI gate electrodes 32.例文帳に追加

層間絶縁膜４を厚さ方向に貫通して２つのソース・ドレイン層３４上層部のシリサイド層３５およびＦＵＳＩゲート電極３２にそれぞれ達する２つのＦＵＳＩコンタクト部４１が設けられている。 - 特許庁

An input/output pad 3 is formed on a substrate in an active region 1 with a transistor, a wiring and the like, which are formed of hierarchies, such as a diffusion layer 11, wiring layers 8, 8' and 8", contacts 9 and an interlayer insulating film 10.例文帳に追加

基板上に拡散層１１、配線層８，８’，８”、コンタクト９、層間絶縁膜１０等の階層によりトランジスタや配線等が形成された能動領域１上に入出力パッド３を形成する。 - 特許庁