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logic design verificationとは 意味・読み方・使い方
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「logic design verification」の部分一致の例文検索結果
該当件数 : 27件
LOGIC DESIGN VERIFICATION SYSTEM AND LOGIC DESIGN VERIFICATION METHOD例文帳に追加
論理設計検証システム及び論理設計検証方法 - 特許庁
To provide a logic verification system, a logic verification method, and a logic verification program, each contributes to reduction of man-hour for logic design with respect to logic verification and error position correction of a designed logic circuit.例文帳に追加
設計した論理回路の論理検証およびエラー箇所の修正において、論理設計工数の低減に寄与することのできる論理検証装置、論理検証方法および論理検証プログラムを提供する。 - 特許庁
AUTOMATIC ASSERTION GENERATOR AND LOGIC CIRCUIT DESIGN VERIFICATION METHOD例文帳に追加
アサーション自動生成装置および論理回路設計検証方法 - 特許庁
Techniques for estimating verification loads include a verification load estimation technique for the design of a logic circuit; a verification load estimation technique for the verification items of the logic circuit; a re-estimation technique for re-estimating the verification loads based on verification results; and a scheduler that distributes the arithmetic processing units according to the verification loads and the verification time.例文帳に追加
論理回路の設計に対する検証負荷見積り手法と、論理回路の検証項目に対する検証負荷見積り手法と、検証結果による検証負荷の再見積り見積り手法と、検証負荷および検証時間による演算処理装置の配分を行うスケジューラと、による構成。 - 特許庁
To perform only the logic verification of design data described in a logic description language to dispense with the verification of design data described in a net list by conforming the handling of an indefinite value between the design data described in the logic description language and the design data described in the net list.例文帳に追加
論理記述言語で記述された設計データとネットリストで記述された設計データとで不定値の取り扱いを同じにすることにより、論理記述言語で記述された設計データの論理検証のみを行い、ネットリストで記述された設計データの検証を不要にすることを課題とする。 - 特許庁
A clock supply circuit 103 supplies the clock for emulation to a verification design 101 obtained by modeling a circuit that performs logic verification.例文帳に追加
クロック供給回路１０３が論理検証を行う回路をモデリングした検証デザイン１０１にエミュレーション用クロックを供給する。 - 特許庁
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「logic design verification」の部分一致の例文検索結果
該当件数 : 27件
LOGIC VERIFICATION METHOD AND DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND RECORDING MEDIUM WITH VOLTAGE GENERATION CIRCUIT MACRO LOGIC MODEL RECORDED THEREON例文帳に追加
半導体集積回路の論理検証方法、設計方法、及び電圧発生回路マクロの論理モデルが記録された記録媒体 - 特許庁
To provide an apparatus and a method for verifying logic circuit design, capable of performing logic verification without preparing for test patterns.例文帳に追加
テストパタンの準備を行うことなく論理検証を実行できる論理回路設計検証装置及び論理回路設計検証方法を提供すること - 特許庁
A design verification device comprises: a storage section storing logic circuit data and layout data on the layout pattern of the logic circuit data; a factor recognition section recognizing the connection relation to elements based on the layout data; and a comparison verification section.例文帳に追加
設計検証装置は、論理回路データとそのレイアウトパターンに関するレイアウトデータとを記憶した記憶部と、レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、比較検証部とを備える。 - 特許庁
To provide a logic circuit design verifying device for discriminating variables and conditional expressions which are not verified by either the dynamic verification or static verification of a logic circuit.例文帳に追加
論理回路の動的検証、静的検証のいずれによっても検証されない変数と条件式とを判別できる論理回路設計検証装置を提供する。 - 特許庁
Information 301 showing internal signal in a logic design-time logic circuit is generated, information 303 showing internal signal in a logic verification-time logic circuit, and an internal signal monitoring part 304 monitors internal signal in a logic signal based on the information 301 and 302.例文帳に追加
論理設計時の論理回路における内部信号を示す情報３０１を生成し、論理検証時の論理回路における内部信号を示す情報３０３を生成し、内部信号監視部３０４がそれらの情報３０１、３０２に基づいて論理回路における内部信号を監視する。 - 特許庁
To provide a logic design support system allowing proper logic verification even when a generate syntax is used when performing a design by use of Verilog.例文帳に追加
Ｖｅｒｉｌｏｇを使用して設計を行う際に、ｇｅｎｅｒａｔｅ構文が用いられている場合であっても論理検証を適切に行うことができるようにする論理設計支援システムを提供する。 - 特許庁
To shorten the verification manhour of cell connection of logic circuits and to improve the quality of design by automatically and quickly detecting the misconnection of terminals of cells which is generated by the manual design of a net list of logic circuits.例文帳に追加
論理回路のネットリストの人手による設計時において生じ得るセルの端子の誤接続を自動的かつ高速に検出し、論理回路のセル接続の検証工数を削減し、設計品質を向上する。 - 特許庁
A logic design verification system for a semiconductor integrated circuit comprises a lint check result conversion part 11 and simulation execution parts 12 and 13.例文帳に追加
半導体集積回路の論理設計検証システムは、リントチェック結果変換部１１と、シミュレーション実行部１２、１３とを具備する。 - 特許庁
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