「logic design verification」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To perform only the logic verification of design data described in a logic description language to dispense with the verification of design data described in a net list by conforming the handling of an indefinite value between the design data described in the logic description language and the design data described in the net list.例文帳に追加

論理記述言語で記述された設計データとネットリストで記述された設計データとで不定値の取り扱いを同じにすることにより、論理記述言語で記述された設計データの論理検証のみを行い、ネットリストで記述された設計データの検証を不要にすることを課題とする。 - 特許庁

A clock supply circuit 103 supplies the clock for emulation to a verification design 101 obtained by modeling a circuit that performs logic verification.例文帳に追加

クロック供給回路１０３が論理検証を行う回路をモデリングした検証デザイン１０１にエミュレーション用クロックを供給する。 - 特許庁

LOGIC VERIFICATION METHOD AND DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND RECORDING MEDIUM WITH VOLTAGE GENERATION CIRCUIT MACRO LOGIC MODEL RECORDED THEREON例文帳に追加

半導体集積回路の論理検証方法、設計方法、及び電圧発生回路マクロの論理モデルが記録された記録媒体 - 特許庁

To provide an apparatus and a method for verifying logic circuit design, capable of performing logic verification without preparing for test patterns.例文帳に追加

テストパタンの準備を行うことなく論理検証を実行できる論理回路設計検証装置及び論理回路設計検証方法を提供すること - 特許庁

A design verification device comprises: a storage section storing logic circuit data and layout data on the layout pattern of the logic circuit data; a factor recognition section recognizing the connection relation to elements based on the layout data; and a comparison verification section.例文帳に追加

設計検証装置は、論理回路データとそのレイアウトパターンに関するレイアウトデータとを記憶した記憶部と、レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、比較検証部とを備える。 - 特許庁

To provide a logic circuit design verifying device for discriminating variables and conditional expressions which are not verified by either the dynamic verification or static verification of a logic circuit.例文帳に追加

論理回路の動的検証、静的検証のいずれによっても検証されない変数と条件式とを判別できる論理回路設計検証装置を提供する。 - 特許庁

Information 301 showing internal signal in a logic design-time logic circuit is generated, information 303 showing internal signal in a logic verification-time logic circuit, and an internal signal monitoring part 304 monitors internal signal in a logic signal based on the information 301 and 302.例文帳に追加

論理設計時の論理回路における内部信号を示す情報３０１を生成し、論理検証時の論理回路における内部信号を示す情報３０３を生成し、内部信号監視部３０４がそれらの情報３０１、３０２に基づいて論理回路における内部信号を監視する。 - 特許庁

To provide a logic design support system allowing proper logic verification even when a generate syntax is used when performing a design by use of Verilog.例文帳に追加

Ｖｅｒｉｌｏｇを使用して設計を行う際に、ｇｅｎｅｒａｔｅ構文が用いられている場合であっても論理検証を適切に行うことができるようにする論理設計支援システムを提供する。 - 特許庁

To shorten the verification manhour of cell connection of logic circuits and to improve the quality of design by automatically and quickly detecting the misconnection of terminals of cells which is generated by the manual design of a net list of logic circuits.例文帳に追加

論理回路のネットリストの人手による設計時において生じ得るセルの端子の誤接続を自動的かつ高速に検出し、論理回路のセル接続の検証工数を削減し、設計品質を向上する。 - 特許庁

A logic design verification system for a semiconductor integrated circuit comprises a lint check result conversion part 11 and simulation execution parts 12 and 13.例文帳に追加

半導体集積回路の論理設計検証システムは、リントチェック結果変換部１１と、シミュレーション実行部１２、１３とを具備する。 - 特許庁

To achieve efficient and comprehensive logic verification by checking compatibility between required specifications and design specifications before mounting.例文帳に追加

実装の前段階において、設計仕様に対する要求仕様の整合性をチェックすることにより、効率的かつ網羅的な論理検証を実現する。 - 特許庁

To reduce man-hours needed for operation verification, in the design of a logic circuit wherein a signal having an irregular pattern is set as input.例文帳に追加

パターンが不規則な信号を入力とする論理回路の設計において、動作検証にかかる工数を削減することを目的としている。 - 特許庁

Thus, it is possible prepare the required specifications without omission of a use case to the design specifications, and to achieve efficient and comprehensive logic verification.例文帳に追加

これにより、設計仕様に対してユースケース漏れのない要求仕様の作成を実現し、効率的かつ網羅的な論理検証を実現する。 - 特許庁

This logic verification method comprises steps of (A) providing a logic model 10 for voltage generation circuit described in an HDL (hardware design language); and (B) executing logic verification of the semiconductor integrated circuit including a voltage generation circuit 20.例文帳に追加

論理検証方法は、（Ａ）ＨＤＬで記述された電圧発生回路用の論理モデル１０を提供するステップと、（Ｂ）その論理モデル１０を用いることによって、電圧発生回路２０を含む半導体集積回路の論理検証を実行するステップとを有する。 - 特許庁

To enable efficient RTL-simulation-based verification of logic functions and timings of a designed logic circuit, and corrections thereto according to the verification results in an upstream side of the design process, in semiconductor integrated circuit design.例文帳に追加

半導体集積回路の設計において、設計した論理回路の論理機能やタイミングをＲＴＬシミュレーションで効率的に検証できるようにするとともに、該検証結果に基づいて設計工程の上流側での修正を可能とする。 - 特許庁

In the automatic layout and wiring design method, a transition coefficient (signal transition coefficient) regulating operations of a signal between cells is found from logic design verification data created by a logic circuit design apparatus 200, and layout design is performed with the signal transition coefficient as an evaluation reference.例文帳に追加

論理回路設計装置２００で作成されたロジック設計時の検証データから、各セル間の信号の動作を規定する遷移係数（信号遷移係数）を求め、この信号遷移係数を評価基準としてレイアウト設計を行う。 - 特許庁

To provide a design support device capable of reducing the man-hour of design verification and preventing mismatching in pin assignment between a logic circuit diagram and a designated component even when the pin assignment is changed as a result of circuit design and substrate layout design based on a precedently prepared logic circuit diagram.例文帳に追加

先行して作成された論理回路図に基づく回路設計や基板レイアウト設計の結果としてピンアサインが変更される場合であっても、設計検証の工数を削減することができ、論理回路図と指定部品とのピンアサインの不一致を防止できる設計支援装置を提供する。 - 特許庁

To improve efficiency of design verification by deciding whether a multi-input cell connected to a preceding stage of an order circuit cell is a glitch occurrence circuit before logic simulation.例文帳に追加

論理シミュレーション前に、順序回路セルの前段に接続されている多入力セルがグリッチ発生回路であるか否かを判定することにより、設計検証の効率化を図ること。 - 特許庁

To achieve a counter device which can enhance time precision of a counter and can facilitate timing verification and layout work of logic IC design.例文帳に追加

カウンタの時間精度を向上させ、ロジックＩＣ設計のタイミング検証及びレイアウト作業を容易にすることが可能なカウンタ装置を実現する。 - 特許庁

Also, since the analog circuit part for verification including the logic part in a pseudo-status is verified by the analog analyzing tool, the design quality of a single chip as a whole can be maintained or improved.例文帳に追加

また、ロジック部を疑似的に含む検証用アナログ回路部をアナログ解析ツールにより検証するので、１チップ全体の設計品質を維持又は向上できる。 - 特許庁

To provide a development tool for a large scale integrated circuit for executing architecture examination, logic design/verification, logic synthesis, and implement design concurrently and a development tool for the large scale integrated circuit for executing the development method for the large scale integrated circuit, with respect to the development method and development tool for the large scale integrated circuit.例文帳に追加

大規模集積回路の開発方法及び開発ツールに関し、アーキテクチャ検討、論理設計・検証、論理合成、インプリメント設計をコンカレントに行なう大規模集積回路の開発方法及び該大規模集積回路の開発方法を実施するための大規模集積回路の開発ツールを提供する。 - 特許庁

This working/change verification device 63 in working and changing an input netlist 10 including the logic information of a semiconductor device in layout processing is provided with a confirmation processing part for confirming that timing constraint conditions and design constraint conditions 64 included in the logical information are satisfied even after working and change; and an output part for, when those constraint conditions are not satisfied, outputting the information of the unsatisfied portion.例文帳に追加

レイアウト処理において、半導体装置の論理情報を含む入力ネットリスト10を加工及び変更した場合の加工・変更検証装置63であって、論理情報に含まれるタイミング制約条件及びデザイン制約条件64が、加工・変更後も満たされていることを確認する確認処理部と、満たされていない場合に、満たされない部分の情報を出力する出力部と、を備える。 - 特許庁