logical synthesisとは 意味・読み方・使い方

The logical arithmetic synthesis processing in the internal state is completed by the processing above.例文帳に追加

以上の処理で内部状態における論理演算合成処理を終了する。 - 特許庁

DEVICE AND METHOD FOR GENERATING AND PROCESSING RESTRICTION FOR LOGICAL SYNTHESIS例文帳に追加

論理合成用制約生成処理装置及び論理合成用制約生成処理方法 - 特許庁

To reduce man-hours required for partially correcting a circuit in the trial stage of logical synthesis.例文帳に追加

論理合成の試行段階における回路の部分的な修正に要する工数を削減する。 - 特許庁

A layout netlist is prepared by replacing the same logical function as that of a use inhibition cell with the internal connection logic synthesis cell of a logical synthesis cell library for performing logic synthesis by using a logic synthesis cell library, without using any registered use inhibition cell.例文帳に追加

論理合成セルライブラリを用いて、登録の使用禁止セルは用いないで、使用禁止セルと同じ論理機能を論理合成セルライブラリの内部接続論理合成セルで置き換えて論理合成してレイアウトネットリストを作成する。 - 特許庁

The correspondence table D12 is data in which a module before being put in a non-unique state in the logical synthesis process and a bus of an instance after the logical synthesis process are associated with each other.例文帳に追加

対応表Ｄ１２は、論理合成時に非ユニーク化される前のモジュールと論理合成後のインスタンスのパスとを対応づけたデータである。 - 特許庁

When altered second function-level logical data are inputted (S10) and the information on cells usable for logic synthesis is inputted (S11), logic synthesis is performed on the second function-level logical data inputted in the step S10 by using the information on cells usable for logic synthesis inputted in the step S10 (S12).例文帳に追加

変更後の第２の機能レベルの論理データの入力（Ｓ１０）と、論理合成に使用可能なセルについての情報の入力（Ｓ１１）により、処理Ｓ１１で入力した論理合成の使用可能セル情報により、処理Ｓ１０で入力の第２の機能レベルの論理データを論理合成する（Ｓ１２）。 - 特許庁

A CAD system of a logical integrated circuit includes conversion means for converting a logical integrated circuit netlist in an operation description level or a logical gate level described in hardware description language into a logical integrated circuit netlist in an operation level including a spintronics logical gate as the input of a logical synthesis tool.例文帳に追加

論理集積回路のＣＡＤシステムは、ハードウェア記述言語で記述された動作記述レベルあるいは論理ゲートレベルの論理集積回路ネットリストから、論理合成ツールの入力となるスピントロニクス論理ゲートを含む動作レベルの論理集積回路ネットリストへの変換手段を含む。 - 特許庁

Before executing logical synthesis, the boundary part between units is previously extracted from the RTL description, logical synthesis A33 is applied only to that boundary part, a timing limit A8 is extracted based on a provided design and when there is no timing violation, logical synthesis A33' at a unit (function block) level is executed.例文帳に追加

論理合成を実行する前に、ＲＴＬ記述から予めユニット間の境界部を抽出し、その境界部のみに論理合成Ａ３３を行い、得られたデザインに基づいてタイミング制約Ａ８を抽出しタイミング違反がない場合に、ユニット（機能ブロック）レベルの論理合成Ａ３３′を実行する。 - 特許庁