「logical synthesis」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD AND DEVICE FOR OPTIMIZING LOGICAL SYNTHESIS例文帳に追加

論理合成最適化方法及びその装置 - 特許庁

To realize a logical synthesis boundary condition processor capable of shortening the processing time of logical synthesis and eliminating the necessity of excess elements for uniforming clock delay in layout design in generating a boundary condition for dividing a logical circuit into modules and performing logical synthesis in each module.例文帳に追加

モジュールに分割して論理合成を行うための境界条件の生成において、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を実現する。 - 特許庁

The logical arithmetic synthesis processing in the internal state is completed by the processing above.例文帳に追加

以上の処理で内部状態における論理演算合成処理を終了する。 - 特許庁

DEVICE AND METHOD FOR GENERATING AND PROCESSING RESTRICTION FOR LOGICAL SYNTHESIS例文帳に追加

論理合成用制約生成処理装置及び論理合成用制約生成処理方法 - 特許庁

To reduce man-hours required for partially correcting a circuit in the trial stage of logical synthesis.例文帳に追加

論理合成の試行段階における回路の部分的な修正に要する工数を削減する。 - 特許庁

A layout netlist is prepared by replacing the same logical function as that of a use inhibition cell with the internal connection logic synthesis cell of a logical synthesis cell library for performing logic synthesis by using a logic synthesis cell library, without using any registered use inhibition cell.例文帳に追加

論理合成セルライブラリを用いて、登録の使用禁止セルは用いないで、使用禁止セルと同じ論理機能を論理合成セルライブラリの内部接続論理合成セルで置き換えて論理合成してレイアウトネットリストを作成する。 - 特許庁

The correspondence table D12 is data in which a module before being put in a non-unique state in the logical synthesis process and a bus of an instance after the logical synthesis process are associated with each other.例文帳に追加

対応表Ｄ１２は、論理合成時に非ユニーク化される前のモジュールと論理合成後のインスタンスのパスとを対応づけたデータである。 - 特許庁

When altered second function-level logical data are inputted (S10) and the information on cells usable for logic synthesis is inputted (S11), logic synthesis is performed on the second function-level logical data inputted in the step S10 by using the information on cells usable for logic synthesis inputted in the step S10 (S12).例文帳に追加

変更後の第２の機能レベルの論理データの入力（Ｓ１０）と、論理合成に使用可能なセルについての情報の入力（Ｓ１１）により、処理Ｓ１１で入力した論理合成の使用可能セル情報により、処理Ｓ１０で入力の第２の機能レベルの論理データを論理合成する（Ｓ１２）。 - 特許庁

A CAD system of a logical integrated circuit includes conversion means for converting a logical integrated circuit netlist in an operation description level or a logical gate level described in hardware description language into a logical integrated circuit netlist in an operation level including a spintronics logical gate as the input of a logical synthesis tool.例文帳に追加

論理集積回路のＣＡＤシステムは、ハードウェア記述言語で記述された動作記述レベルあるいは論理ゲートレベルの論理集積回路ネットリストから、論理合成ツールの入力となるスピントロニクス論理ゲートを含む動作レベルの論理集積回路ネットリストへの変換手段を含む。 - 特許庁

Before executing logical synthesis, the boundary part between units is previously extracted from the RTL description, logical synthesis A33 is applied only to that boundary part, a timing limit A8 is extracted based on a provided design and when there is no timing violation, logical synthesis A33' at a unit (function block) level is executed.例文帳に追加

論理合成を実行する前に、ＲＴＬ記述から予めユニット間の境界部を抽出し、その境界部のみに論理合成Ａ３３を行い、得られたデザインに基づいてタイミング制約Ａ８を抽出しタイミング違反がない場合に、ユニット（機能ブロック）レベルの論理合成Ａ３３′を実行する。 - 特許庁

To facilitate asynchronous path analysis, and to shorten logical synthesis time in designing a semiconductor circuit such as an LSI.例文帳に追加

ＬＳＩなどの半導体回路設計において、非同期パス解析の容易化と、論理合成時間の短縮を実現する。 - 特許庁

To provide a logic synthesis method that can shorten the execution time and check time of logic resynthesis and logical equivalence reverification.例文帳に追加

再論理合成及び再論理等価検証の実行時間及び確認時間を短縮することが可能な論理合成方法等を提供する。 - 特許庁

To provide a logical synthesis system capable of preventing a delay constraint violation of layout results without postponing the design time by making the difference between a wiring length assumed at the time when a logical synthesis is performed and the real wiring length of the layout results small.例文帳に追加

論理合成時に仮定した配線長とレイアウト結果の実配線長の差異が小さくなるようにすることにより、設計期間を延ばすことなく、レイアウト結果のディレイ制約違反を防ぐことを可能とする論理合成方式の提供。 - 特許庁

A logical synthesis/layout part 1-3 performs the synthesis/layout of a logical circuit, based on the circuit description data for verification (RTL) 1-13 and the restriction file 1-14 for implement, so as to store the output result data and to output a result report 1-4.例文帳に追加

該検証用回路記述データ（ＲＴＬ）１−１３及びインプリメント用制約ファイル１−１４から、論理合成・レイアウト部１−３は論理回路の合成／レイアウトを行い、その出力結果データを格納すると共に結果レポート１−４を出力する。 - 特許庁

In addition, the circuit can be rationalized by detecting the redundancy of the circuit which can not be detected by still analysis and the logical synthesis time, logical optimization time and static power consumption analysis time can be shortened.例文帳に追加

また、静的解析では見出だすことができない回路冗長性を発見することにより回路の合理化を図ると同時に、論理合成時間、論理最適化時間、静的消費電力解析時間の短縮を図ることができる。 - 特許庁

To facilitate the analysis of a clock supply path in a logical circuit and reduce the labor in clock synthesis to provide the creation of a logical circuit having unintended multi-stage logic.例文帳に追加

論理回路のクロック供給経路の解析を容易にし、クロック合成の際の手間を削減して、意図しない多段の論理を持つ論理回路の作成を防止する。 - 特許庁

And, the function description is read with an automatic logical synthetic tool and a netlist optimized by logical synthesis is prepared and outputted to a layout tool (S13).例文帳に追加

このとき、ネットリストに残しておきたい配線名に相当する信号ｇと信号ｈを出力するゲートのセル名を、そのまま使用して最適化をかけるように設定する。 - 特許庁

To provide a boundary condition synthesis and processing method in a logical synthesis system capable of suppressing the memory load on a computer at the time of synthetic processing and improving the efficiency of synthetic processing.例文帳に追加

合成処理時にコンピュータのメモリ負担を押さえ、合成処理の効率化を図ることのできる論理合成システムにおける境界条件合成処理方法を提供する。 - 特許庁

A partial control data flow graph(CDFG) including in a CDFG is preliminarily subjected to a logical synthesis and a circuit obtained by performing logical synthesis is dealt with as one node in the case of converting an operation description where only a processing operation is described is described into the CDFG consisting of a node showing an operation and input- output branches showing data flow.例文帳に追加

処理の動作のみを記述した動作記述を、演算を示す節点とデータの流れを示す入出力枝とによって構成されるコントロールデータフローグラフ（ＣＤＦＧ）に変換する際に、ＣＤＦＧに含まれる部分ＣＤＦＧを、予め論理合成し、論理合成して得られる回路を１つの節点として扱う。 - 特許庁

To provide an algorithm for providing the timing limit of a boundary part in a short time from an RTL description before executing logical synthesis in a logical synthesis execution procedure for performing conversion and optimization to a gate according to the boundary conditions and optimization conditions of an input/output interface set for each of units corresponding to the limit of a high-order hierarchy.例文帳に追加

上位階層の制約によって、各ユニット毎に設定された入出力インタフェースの境界条件及び最適化条件に従い、ゲートへの変換かつ最適化を行う論理合成実行手順において、論理合成を実行する前にＲＴＬ記述から境界部のタイミング制約を短時間で得るアルゴリズムを提供する。 - 特許庁

A basic cell 400 equipped with one or more capacity cells 406, 407 and 408 are preliminarily prepared as a logic synthesis cell library between power source wiring 401 and ground wiring 402 in addition to a logical cell 403, and inserted in logical synthesis or layout design steps so that uniform DROP suppression effects can be obtained.例文帳に追加

論理セル４０３に加えて電源配線４０１とグランド配線４０２との間に１つ又は複数の容量セル４０６，４０７，４０８を備えた基本セル４００等を予め論理合成セルライブラリとして用意しておき、論理合成又はレイアウト設計段階で挿入することで、一律のＤＲＯＰ抑制効果を得る。 - 特許庁

To simplify the constitution of a circuit by executing automatic synthesis by using the multiplication or division of a succeeding step as a shifter when a change in a signal outputted from a preceding step is a power of 2 on the description of circuit operation in respect of a synthesizer for executing logical synthesis on the basis of the description of circuit operation and a recording medium.例文帳に追加

回路の動作記述をもとに論理合成する合成装置および記録媒体に関し、回路の動作記述上で前段から出力される信号の変化が２のべき乗のときに後段の乗算あるいは除算をシフタとして自動合成し、回路構成を簡易にする。 - 特許庁

Looping of optical signals is prevented by determining a distribution/synthesis direction of the optical signals in each slave station apparatus along with the logical tree topology.例文帳に追加

そして、この論理的なツリー状トポロジに沿って各子局装置における光信号の分配・合成方向を決定することにより、光信号のループを防止するようにする。 - 特許庁

To provide a logic synthesizing device and a method therefor capable of preventing unnecessary load dispersion and performing load dispersion by taking the optimum cell arrangement and wiring region into account when performing layout in logical synthesis of LSI design.例文帳に追加

ＬＳＩ設計の論理合成において、不要な負荷分散を防止し、レイアウト時に最適なセル配置、配線領域を考慮した負荷分散を行うことができる論理合成装置および論理合成方法を提供する。 - 特許庁

To shorten a design work period by executing logical synthesis and layout by using not only circuit information before modification and spare cells existing in a circuit but functionally excess cells to the modification of an HDL (hardware description language).例文帳に追加

ＨＤＬの修正に対し、修正前の回路情報及び回路中に存在するスペアセルだけでなく機能上余分なセルも利用して論理合成とレイアウトを実施し、設計工期を短縮する。 - 特許庁

To provide a method for designing a semiconductor device which attains logical synthesis while reducing deviation of delayed values of components as much as possible by considering size of delay fluctuation and positional dependency in more details.例文帳に追加

遅延変動分の大きさや位置依存性を更に詳細に考慮して、構成部品の遅延値のバラツキを可能な限り低減しつつ論理合成することができる半導体装置の設計方法を提供する。 - 特許庁

To provide a logical synthesis method following the correction of a circuit capable of generating a circuit diagram network for wiring correction by changing and resynthesizing an HDL source file.例文帳に追加

ＨＤＬソースファイルを変更して再合成することにより、配線修正用の回路図ネットを生成できる回路修正に伴う論理合成方法を提供すること。 - 特許庁

Not only delay values but also the value of the dispersion (standard deflection) of the delay values are stored in a circuit component library 10 constituted of a basic gate for operating logical synthesis.例文帳に追加

論理合成を行うための基本ゲートなどからなる回路部品ライブラリ１０に遅延値だけではなく遅延値の分散（標準偏差）の値を持たせる。 - 特許庁

Thereby, a false path can be set up without generating a judgment miss and unnecessary description blocks are excluded from an analytical object at the time of optimizing logical synthesis, so that a circuit capable of executing high speed operation can be generated and optimizing time can be shortened.例文帳に追加

このため判断ミスのないフォールス・パスの設定が可能になり、論理合成最適化時に不必要な記述ブロックが解析対象から外れるため、高速に動作する回路の生成と最適化時間の短縮が可能になる。 - 特許庁

Timing analysis of a net list is performed at the time of logical synthesis and when breach of holding time is detected in a path between FF circuits 11, 12, the FF circuit 12 at a rear stage is replaced with an FF circuit 30 for correction.例文帳に追加

論理合成時に、ネットリストのタイミング解析を行ない、ＦＦ回路１１，１２間のパスにおいてホールドタイム違反を検出した場合、後段のＦＦ回路１２を修正用ＦＦ回路３０に置き換える。 - 特許庁

Then the second gate-level logical data generated through the logic synthesis in the step S12 is outputted (S13) and rewiring processing is performed by using a dummy cell which is not used in the original first gate-level logical data existing on a mask layout in accordance with a change in connected relation after logic is changed in addition to an originally arranged basic cell (S14).例文帳に追加

処理Ｓ１２の論理合成処理で合成されて生成された第２のゲートレベルの論理データの出力（Ｓ１３）により、元々配置されている基本セルに加え、論理変更後の接続関係の変更に応じマスクレイアウト上に存在する元の第１のゲートレベルの論理データで使用しないダミーセルも用いて再配線処理を行う（Ｓ１４）。 - 特許庁

In the logical equivalence verification of the corrected HDL and the gate level logic circuit, the automatic generation of the hierarchy including the identified differential part can implement logic synthesis in circuit scale units smaller than existing logic synthesis implementation units to shorten the execution time and the like of logic resynthesis.例文帳に追加

修正されたＨＤＬとゲートレベル論理回路との論理等価検証において、特定した差分箇所を包含する階層を自動生成することで、既存の論理合成実施単位に比べて回路規模の小さな単位で論理合成を実施することができ、再論理合成の実行時間等を短縮することができる。 - 特許庁

Moreover, since library is analyzed (S6) and a cell having large drive capability is not used when performing logical synthesis (S7), the optimum layout by converging timing can be performed by remapping a high drive cell when performing layout in a section in which timing is strict.例文帳に追加

また、ライブラリを解析し（ｓ６）、ドライブ能力の大きなセルは論理合成時には使用しない（ｓ７）ので、タイミングの厳しい箇所には、レイアウト時に高ドライブセルを再マッピングすることにより、タイミングを収束させた最適なレイアウトを行うことができる。 - 特許庁

In the LSI tester for testing whether an LSI for outputting an analog signal waveform is good or not, at least a part of an arithmetic processing part for processing an output signal from an LSI to be tested (DUT) is configured by logical synthesis based on an FPGA.例文帳に追加

アナログ信号波形を出力するＬＳＩの良否をテストするＬＳＩテスタにおいて、被測定対象ＬＳＩ(ＤＵＴ)の出力信号を処理する演算処理部の少なくとも一部がＦＰＧＡによる論理合成で構成されたことを特徴とするもの。 - 特許庁

To provide an apparatus and method for optimizing an IC design by which a design time is shortened in order to correct constraint violations of timing or the like of an initial layout due to a layout result incapable of being considered at the time of logical synthesis, and the IC operating at a high speed is designed.例文帳に追加

論理合成時にレイアウト結果を考慮できないことに起因する初期レイアウトのタイミング等の制約違反を修正するための設計時間を短縮し且つ高速に動作するＩＣを設計するＩＣの設計最適化装置および方法を提供する。 - 特許庁

The logical synthesis optimizing method automatically extracts a false path and an inactive description block in a path setting part not to be analyzed and a redundant part out of the hardware description of an LSI from a regressions test result by using software and deletes the extracted part without requiring manual operation.例文帳に追加

ＬＳＩのハードウェア記述のうち解析非対象パス設定、及び冗長部分について、リグレッション・テスト結果からフォールス・パス及び不活性な記述ブロックをソフトウェアで自動抽出し、人手を介することなくこれを削除する。 - 特許庁

By analyzing RTL (S2), extracting High Fanout Net (S3), and inserting a buffer for clock tree performed at the time of layout into RTL for the Net (S4), room for improvement in layout is left when performing logical synthesis, and the optimum layout can be performed by taking cell arrangement and wiring region into account by layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、High Fanout Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

By designating the value to perform the logic emulation, the logical value is expressed with the plural physical signals (the round-up integer of Log2 < designated value) and by performing logic synthesis for dealing with multi-value and automatic arrangement/automatic wiring and mapping that information to a programmable gate array, the multivalued logic emulation can be performed.例文帳に追加

何値で論理エミュレーションを実施するかを指定することにより、論理値を複数（Ｌｏｇ２＜指定値＞の切り上げ整数）の物理信号で表現し、多値対応論理合成及び自動配置・自動配線を行い、その情報をプログラム可能ゲート・アレイにマッピングすることにより、多値論理エミュレーションを実行可能とする。 - 特許庁

To provide logical synthesis restriction generation and processing device and method therefor for generating restriction for properly distributing restrictions on a pass spread over between blocks in the case of optimizing hardware hierarchically designed by blocks for every block.例文帳に追加

本発明は、ブロックにより階層設計されたハードウェアをブロックごとに最適化する際に、ブロック間にまたがったパスに対して、パスへの制約をブロックごとに適切に分配する制約を生成する論理合成用制約生成処理装置及び論理合成用制約生成処理方法を提供することを課題とする。 - 特許庁