pin logicとは 意味・読み方・使い方

A system in package (1) which is equipped with a logic chip (2) and a memory chip (3) connected to an external pin through the logic chip is constituted as follows.例文帳に追加

ロジックチップ（２）と、ロジックチップを介して外部ピンに接続されるメモリチップ（３）とを具備するシステム・イン・パッケージ（１）を下記のように構成する。 - 特許庁

Pin assignment information of an FPGA(field programmable gate array)/PLD(programmable logic device) component and a substrate is extracted from data of a logic circuit diagram of the substrate with the FPGA/PLD component mounted, and the pin assignment information is used to prepare a pin correspondence table for regulating the pin assignment of the FPGA/PLD component on the substrate.例文帳に追加

ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。 - 特許庁

When a noticing logic gate is a composite gate after extraction of output pin capacity of the noticing logic gate, the capacities (wiring capacity, diffusion layer capacity, gate capacity) inside the composite gate other than input pin capacity are extracted as well 102.例文帳に追加

着目論理ゲートの出力ピン容量を抽出後、着目論理ゲートが複合ゲートの場合，入力ピン容量以外の複合ゲート内部の容量（配線容量，拡散層容量，ゲート容量）も抽出する。 - 特許庁

A pin configuration changing logic part changes order of interconnection of internal pins of the base chip interconnected with memory pins to the base chip according as the pin-interconnection assignment value provided at the pin configuration changing resister.例文帳に追加

ピン構成変更ロジック部は、ピン構成変更レジスタで提供されるピン連結割当て値にしたがってベースチップにメモリピンと連結されるベースチップの内部ピンの連結順序を変更する。 - 特許庁

To satisfy both of versatility and reduction of a logic scale and a cost of a semiconductor device tester, by configuring a pin electronics logic of the tester so as to correspond to a semiconductor device to be tested.例文帳に追加

半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する。 - 特許庁

The parasitic capacity of the output pin of the logic circuit is separated from the load model composed of a load component, and the parasitic capacity corresponding to the logic path of the logic circuit to calculate delay time is added to the load model.例文帳に追加

論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延時間の計算をする前記論理回路の論理パスに応じた前記寄生容量を前記負荷モデルに加算するものである。 - 特許庁

Inverters INV1 and INV4 generate a reference signal R and a correction object signal H based on an input positive logic signal Pin and an input negative logic signal Nin.例文帳に追加

インバータＩＮＶ１およびＩＮＶ４は、入力正論理信号Ｐｉｎおよび入力負論理信号Ｎｉｎに基づいて、基準信号Ｒおよび補正対象信号Ｈを生成する。 - 特許庁

Next, the wiring capacity of an output pin and the input pin capacity of a logic gate at the next stage are extracted 103 and these kinds of extracted capacity are separated by every group with equal activation ratio 104.例文帳に追加

次に，出力ピンの配線容量及び次段論理ゲートの入力ピン容量を抽出し，これらの抽出した容量を，活性化率が等しいグループ毎に分離する。 - 特許庁