pipeline delayとは 意味・読み方・使い方

The circulation passage of electrolytic solution comprises the circulating- back pipeline 8 and the non-working cell stack 1a constitutes the delay passage for the working cell stacks 1b, 1c, 1d.例文帳に追加

この戻し配管8と未使用セルスタック1aとで構成される電解液の循環路を使用セルスタック1b、1c、1dに対する遅延流路とする。 - 特許庁

To provide an interruption processing method capable of eliminating the occurrence of problem by a simple method when an interruption is accepted just after delay in a CPU of a pipeline system which processes an instruction with a delay slot.例文帳に追加

遅延スロットを持つ命令を処理するパイプライン方式のＣＰＵにおいて、遅延直後に割り込みを受け付けた場合に、簡易な方法で問題発生をなくす割り込み処理方法を提供する。 - 特許庁

To provide a system and a method for conducting scheduling which suppress unfairness occurred by a pipeline processing and to reduce fixed delay time.例文帳に追加

パイプライン処理によって発生する不公平を抑圧し、また、固定遅延時間を削減できるスケジューリング方式及びその方法を提供する。 - 特許庁

By arranging arrival time of a sample component set by a pipeline 17 to be sufficiently later than delay time due to signal transmission delay, the signal delay time can be absorbed so that the devices can be cooperated at correct timing.例文帳に追加

また、配管１７により設定される試料成分の到達時間が、信号の伝達遅れ等による遅れ時間よりも十分大きくなるようにしておけば、この遅れ時間を吸収させることができるため、正確なタイミングで装置を協働させることができる。 - 特許庁

To provide an analog/digital converter(ADC), which has a sparkle suppression ability equivalent to that of a full bit gray code conversion system and prevents entangling of wiring and increase in pipeline delay.例文帳に追加

全ビット・グレイコード変換方式と同等のスパークル抑止能力を持ち、配線の錯綜およびパイプラインディレイの増大を防止したＡＤＣを実現する。 - 特許庁

In the VLIW processor in which a 401 arithmetic pipeline 0 and a 402 arithmetic pipeline 1 share a write port 416, a bit to delay the use of the write port and a field to specify the number of cycles to be delayed are provided in an instruction.例文帳に追加

４０１の演算パイプライン０と４０２の演算パイプライン１がライトポート４１６を共有するＶＬＩＷプロセッサにおいて、命令にライトポートの使用を遅延させるビットと遅延させるサイクル数を指定するフィールドを設ける。 - 特許庁

The upper pipeline is flushed upon detecting that a branch instruction was mispredicted, minimizing the delay in fetching of instructions from the correct branch target address.例文帳に追加

分岐命令が誤予測されたことが検出されると、上位パイプラインはフラッシュされ、正しい分岐ターゲット・アドレスから命令をフェッチする際における遅延を最小化する。 - 特許庁

The interruption processing method has an instruction decoder 1 which decodes instructions and a flag register 2 which can be set by the instructions in the CPU which performs pipeline processing to a delay instruction with the delay slot and switches the interruption just after the delay instruction to valid or invalid by a state of the flag register 2.例文帳に追加

この発明の割り込み処理方法は、遅延スロットを持つ遅延命令をパイプライン処理するＣＰＵにおいて、命令を解読する命令デコーダ１と、命令によって設定の可能なフラグレジスタ２と、を有し、フラグレジスタ２の状態により、遅延命令の直後の割り込みを有効または無効に切り替える。 - 特許庁