refresh cycle timeとは 意味・読み方・使い方

To secure a long refresh cycle time by securing long data maintain period even when there is certain current leakage from a memory cell.例文帳に追加

メモリセルから少々の電流洩れがあっても、データ保持時間を長く確保して、長いリフレッシュサイクル期間を得る。 - 特許庁

Power is saved by the flexibility allowed at the time of determining which sub-array should be refreshed in each new refresh cycle.例文帳に追加

電力は、どのサブアレイが各々の新しいリフレッシュサイクルにおいてリフレッシュされるかを決定する際の柔軟性により、節約される。 - 特許庁

When a leakage level is very low or is undetectable, a refresh-cycle time is increased by a large amount for example, to twice.例文帳に追加

リーク・レベルが非常に低いか、検出不能な場合には、リフレッシュ・サイクル時間は大幅に増加され、例えば２倍にされる。 - 特許庁

When leakage is normal or within a normal range, a refresh-cycle time is optimized, and power consumption used for DRAM refreshing is minimized.例文帳に追加

リークが普通か、または通常範囲内の場合、リフレッシュ時間が最適化され、ＤＲＡＭリフレッシュに使用される消費電力は最小化される。 - 特許庁

If it is impossible to refresh the memory, a reference relationship is established so as to use the data within the refresh cycle of the external memory, while if it is possible to refresh the memory, the external memory is refreshed within the idle time.例文帳に追加

リフレッシュができない場合には使用データが外部メモリのリフレッシュサイクル以内に符号化において使用されるように参照関係を設定し、リフレッシュを行うことが可能な場合には、空き時間内に外部メモリのリフレッシュを行う映像符号化装置。 - 特許庁

Even when the operations of all the systems are stopped, a clock DRAMCLK is supplied at the time of performing refresh so that the refresh of the DRAM 4 can be performed in a prescribed timing in each cycle of a control sequence.例文帳に追加

すべての系統の動作が停止していても、リフレッシュを行う時にはクロックＤＲＡＭＣＬＫを供給し、制御シーケンスの各周期毎の所定のタイミングでＤＲＡＭ４のリフレッシュを行う。 - 特許庁

When a refresh cycle, a precharge cycle, RAS latency, CAS latency or RAS-to-CAS delay occurs, a refresh/clock control circuit 2 stops an internal clock S10 to be supplied to registers 21-31 for a time corresponding to the delay.例文帳に追加

リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。 - 特許庁

When the mode register control part 7 obtains indication of refresh time change from the control firmware 6, after a memory cycle performed now is finished, the mode register control part 7 makes a memory bus idle once, and generates a mode register setting cycle for setting refresh interval of a memory to be short.例文帳に追加

モードレジスタ制御部７はリフレッシュ時間変更の指示を制御ファームウェア６から得ると、現在行われているメモリサイクルが終了した後に一旦メモリバスをアイドルにし、メモリのリフレッシュ間隔を短く設定するためのモードレジスタ設定サイクルを生成する。 - 特許庁