statistical verificationとは 意味・読み方・使い方

Next, in step S5, timing verification for the integrated circuit is performed using the second statistical timing characteristics corresponding to the respective statistical clock skews.例文帳に追加

続いて、工程Ｓ５において、各統計的クロックスキューと対応する第２の統計的タイミング特性とを用いて集積回路のタイミング検証を行なう。 - 特許庁

statistical timing verification and delay fault detection by formal signal interaction modeling in a multi-level timing simulator発音を聞く 例文帳に追加

マルチレベル・タイミング・シミュレータにおける形式的信号相互作用モデリングによる統計的タイミング検証と遅れ障害検出 - コンピューター用語辞典

A main vector and a normal are calculated relative to a three-dimensional point, and verification with a model is performed from a statistical distribution on a unit sphere thereof.例文帳に追加

主ベクトルと法線を３次元点に対して計算し、その単位球上の統計的な分布からモデルとの照合を行う。 - 特許庁

In order to review the appropriateness of the market risk measurement technique, does the institution use profits/losses befitting a statistical verification?発音を聞く 例文帳に追加

市場リスク計測手法の適切性を検証するためには、統計的な検証を行うのに相応の損益を使用しているか。 - 金融庁

When simulating the verification target, statistical information of the activation state of an arbitrary value to be verified is displayed in real time during the execution of the simulation, and the variable for verification affecting the verification target is changed in real time during the execution of the simulation.例文帳に追加

検証対象のシミュレーションを行う際に、その検証対象の任意の値の活性化状態の統計情報をシミュレーション実行中にリアルタイムに表示し、検証対象に影響を与える検証用変数をそのシミュレーション実行中にリアルタイムに変更する。 - 特許庁

The reliability of accounting information is improved because verification of packet passage can be made at a nearer place to a user by making tabulation of statistical information such as a number of flow rate packet, byte count, transit time, etc. for each identifier in a UTRAN (Universal Terrestrial Radio Access Network).例文帳に追加

識別子毎に流量パケット数、バイト数、通過時間等の統計情報をＵＴＲＡＮで集計することによって、よりユーザに近い場所でのパケット通過の検証を行うことが可能となるため、課金情報としての信頼性が向上する。 - 特許庁

To solve the following problem of hold time verification between registers: variation of a clock delay time is set as a design margin from a statistical delay error of simulation and an actual device, and clock delay becomes large to increase the design margin or design man-hours, and a chip size.例文帳に追加

レジスタ間のホールドタイム検証において、クロック遅延時間のばらつきをシミュレーションと実デバイスとの統計的な遅延誤差から設計マージンとして設定しているが、クロック遅延が大きくなり、設計マージンや設計工数及びチップサイズが増大するのを解決する。 - 特許庁