「"スキャンパス回路"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

フリップフロップ及びスキャンパス回路例文帳に追加

FLIP-FLOP AND SCAN-PATH CIRCUIT - 特許庁

スキャンパス回路、集積回路及び集積回路の検査方法例文帳に追加

SCAN PATH CIRCUIT, INTEGRATED CIRCUIT AND INSPECTION METHOD OF INTEGRATED CIRCUIT - 特許庁

スキャンフリップフロップと、スキャンパス回路およびその設計方法例文帳に追加

SCAN FLIP-FLOP, SCAN PATH CIRCUIT AND DESIGN METHOD FOR THE SAME - 特許庁

論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置例文帳に追加

SCAN PATH CIRCUIT FOR LOGIC CIRCUIT TEST AND INTEGRATED CIRCUIT DEVICE PROVIDED WITH IT - 特許庁

スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法例文帳に追加

SCAN PATH CIRCUIT, AND METHOD OF TESTING LOGIC CIRCUIT AND INTEGRATED CIRCUIT EQUIPPED WITH THE SAME - 特許庁

スキャンパス回路の結線が行われていない初期ネットリスト（Ｓ１０１）がセル配置処理（Ｓ１０２）によって配置処理され、スキャン回路用配線領域予約処理（Ｓ１０３）によってスキャンパス回路用の配線領域が確保され、セル配線処理（Ｓ１０４）によってスキャンパス回路以外の配線処理が行われる。例文帳に追加

An initial netlist (S101) having a no connected scanning path circuit is arranged by means of a cell arrangement processing (S102), the wiring region for the scanning path circuit is reserved by means of a wiring region reservation processing for the scanning circuit (S103), and a wiring processing except the scanning path circuit is carried out by means of a cell wiring processing (S104). - 特許庁

シフト動作に要する時間を短縮することができるスキャンパス回路及び半導体集積回路を提供する。例文帳に追加

To provide a scan path circuit and a semiconductor integrated circuit which enable shortening of the time required for a shifting operation. - 特許庁

スキャンテストに要する時間を短縮することができるスキャンパス回路を生成する装置を提供する。例文帳に追加

To provide a device for generating a scan path circuit for shortening a time required for a scan test. - 特許庁

スキャンパス回路の配線領域を専用に設けることにより、ＬＳＩのレイアウト面積の増大を最低限に抑える。例文帳に追加

To suppress an increase in a layout area of a LSI to the minimum by providing a dedicated wiring region for a scanning path circuit. - 特許庁

埋め込みコア１１とカスタムロジック部１２との間に、入力用レジスタおよび出力用レジスタで埋め込みコア１１テスト用のスキャンパス回路を構成するテスト用シフトレジスタ１３を備え、カスタムロジック部１２内のスキャンパス回路１２２の初段のフリップフロップとテスト用シフトレジスタ１３の最終段のフリップフロップとを接続する。例文帳に追加

Between a buried core 11 and a custom logic section 12, a test shift register 13 constituting a scan path circuit for testing the buried core 11 of an input register and an output register is provided, and the first stage flip-flop of a scan path circuit 122 in the custom logic section 12 is connected with the last stage flip-flop of the test shift register 13. - 特許庁

本発明にかかる半導体集積回路は、スキャンパス回路を含む半導体集積回路であって、チップＩＤを秘密鍵Ａを用いて暗号化することにより生成された秘密鍵Ｂを格納する暗号化用データ格納部と、前記秘密鍵Ｂに基づいて前記スキャンパス回路の出力データを暗号化し、出力する暗号化回路と、を備える。例文帳に追加

A semiconductor integrated circuit including a scan path circuit includes an encryption data storage unit that stores a secret key B created by encrypting a chip ID with use of a secret key A, and an encryption circuit 104 that encrypts output data of the scan path circuit based on the secret key B and outputs the encrypted output data. - 特許庁

次にスキャン回路配線処理（Ｓ１０５）によってスキャンパス回路の配線処理が行われ以後、レイアウト情報をもとにタイミング解析処理（Ｓ１０６）・レイアウトタイミング改善処理（Ｓ１０７）が行われる。例文帳に追加

Next, the wiring processing for the scanning path circuit is carried out by means of the wiring processing for the scanning circuit (S105), and a timing analysis processing (S106)/layout timing improvement processing (S107) is then carried out on the basis of the layout information. - 特許庁

領域内接続順序決定部１０３は、配置領域分割部１０２によって分割された領域内のスキャンパス回路の接続順序をランダムに決定する。例文帳に追加

A regional connection order decision part 103 decides connection order of a scan path circuit within an area divided by an allocation area division part 102 at random. - 特許庁

そして、領域間接続順序決定部１０４は、配置領域分割部１０２によって分割された領域間の配線長が短くなるように、各領域間におけるスキャンパス回路の接続順序を決定する。例文帳に追加

A regional connection order decision part 104 decides connection order of the scan path circuit between the respective areas so that a wiring length between the areas divided by the allocation area division part 102 is reduced. - 特許庁

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。例文帳に追加

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained. - 特許庁

本発明は、スキャンパス回路、集積回路及び集積回路の検査方法に関し、特に大規模論理回路の集積回路に適用して、簡易な構成により短いテスト時間で論理回路を確実にテストすることができるようにする。例文帳に追加

To provide an inspection method of an integrated circuit capable of surely testing a logic circuit in a short test time with a simple structure by applying it particularly to an integrated circuit of a large-scale logic circuit, in relation to a scan path circuit, an integrated circuit and an inspection method of an integrated circuit. - 特許庁

前記スキャンパス回路２３を構成する各フリップフロップＦ２〜Ｆ４の入力をスキャン入力Ｄ０に直結するセレクタＳ２〜Ｓ４を設け、全てのフリップフロップＦ１〜Ｆ４を一旦同じ値（全て「１」または「０」）に設定した後、シフト出力させることで、故障箇所の特定を行う。例文帳に追加

Selectors S2-S4 are provided to connect directly the inputs of the flip-flops F1-F4 constituting the scan path circuit 23 to an scan input D0, all the flip-flops F1-F4 are set once to the same value (1 or 0 in all), and are shift-output thereafter to specify a failure portion. - 特許庁

テスト信号を入力して発振信号を出力する検査用パルス発生回路１０と、テスト信号によって、外部入力信号であるデータ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号の入力を遮断し、代わりに発振信号であるＣＬＫ信号およびＲＯＵＴ信号をスキャンパス回路２０に出力するデータセレクタ回路３１〜３５とで構成する。例文帳に追加

This circuit is composed of an inspection pulse generating circuit 10 for inputting a test signal and outputting an oscillation signal, and data selector circuits 31-35 for blocking inputs of a data input signal of an external input signal, a scanning mode control signal, a scan input signal and a scan clock signal by the test signal to output a CLK signal of the oscillation signal and an ROUT signal to a campus circuit 20. - 特許庁