「"command decoder"」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The display driver IC 10 has an interface circuit 100 for inputting a signal from an external MPU, a command decoder 110 for decoding a command inputted through the circuit 100, a storage part 60 for storing inputted display data, and display driving parts 70, 80 for driving a display on the basis of the display data.例文帳に追加

表示用ドライバＩＣ１０は、外部ＭＰＵからの信号が入力されるインターフェース回路１００と、インターフェース回路を介して入力されたコマンドのためのコマンドデコーダ１１０と、入力された表示データ用の記憶部６０と、表示データに基づいて表示駆動する表示駆動部７０，８０とを有する。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

The driver IC for display 10 has an interface circuit 100 through which signals are to be putted and outputted between the MPU 300 and the interface circuit, a command decoder 110 decoding the test command inputted from the MPU 300 via the circuit 100 and an inspecting circuit 200 outputting the inspection result signal based on a signal from the decoder 110.例文帳に追加

表示用ドライバＩＣ１０は、ＭＰＵ３００との間で信号が入出力されるインターフェース回路１００と、ＭＰＵ３００からインターフェース回路１００を介して入力されたテストコマンドをデコードするコマンドデコーダ１１０と、コマンドデコーダ１１０からの信号に基づいて検査結果信号を出力する検査回路２００とを有する。 - 特許庁

A command register 15 and a command decoder 16 are built in a memory control circuit 3 and erasing operation, 1st writing operation and 2nd writing operation are allowed to be controlled by each command from a CPU 1 and each operation is performed independently, so that the conventional reading operation of recall 1 and recall 2 is removed and a flag circuit is removed from a buffer circuit.例文帳に追加

メモリ制御回路３内にコマンドレジスタ１５とコマンドデコーダ１６を設け、消去動作、第１の書込動作、第２の書込動作をＣＰＵ１からのコマンドによって制御可能とすることにより、各々の動作を独立して制御することより、従来のリコール１、リコール２の読み出し動作をなくし、また、バッファ回路に設けられたフラグ回路を除去した。 - 特許庁

A latch 403 for holding a command (DIBAC) inputted from the outside, a decode logic combination circuit 404 for decoding an output of the latch 403, a latch 401 for holding a ready/busy signal from a RB generation part 204, and an AND gate 405 for receiving an output of the decode logic combination circuit 404 and an output of the latch 401 are provided in a command decoder.例文帳に追加

コマンドデコーダ内に、外部から入力されたコマンド（ＤＩＢＡＣ）を保持するラッチ４０３と、ラッチ４０３の出力をデコードするデコード論理組み合わせ回路４０４と、ＲＢ生成部２０４からのレディ／ビジー信号を保持するラッチ４０１と、デコード論理組み合わせ回路４０４の出力とラッチ４０１の出力とを入力するＡＮＤゲート４０５とを設ける。 - 特許庁

Two AND gates 9, 10 controlled by an output from an external writing mode detection circuit 6 are connected on the way of control signals TEST, CHIP-ERASE outputted only by the external writing mode out of outputs from a command decoder 8 for detecting commands, and in the case of the MC mode, the output of the control signals TEST and CHIP-ERASE is interrupted.例文帳に追加

コマンドを検出するコマンドデコーダ８の出力の内、外部書込モードの時にのみ出力される制御信号ＴＥＳＴ、ＣＨＩＰ−ＥＲＡＳＥの途中に外部書込モード検出回路６の出力によって制御されるＡＮＤゲート９及び１０を設け、マイコンモードの場合に、制御信号ＴＥＳＴ及びＣＨＩＰ−ＥＲＡＳＥの出力を遮断する。 - 特許庁

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS).例文帳に追加

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。 - 特許庁

The semiconductor storage device is equipped with: a command latch circuit 130 for latching a command signal CMD; an address latch circuit 140 for latching an address signal ADD; a mode latch circuit 150 for latching a mode signal MOD; and a command decoder 170 for selecting the address latch circuit 140 when a normal command is latched to the command latch circuit 130, and selecting the mode latch circuit 150 when an adjustment command is latched.例文帳に追加

コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。 - 特許庁