「ディープウェル」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

一方、３Ｖで動作するＭＯＳトランジスタのチャネル領域は、ディープウェルに形成されて電気的に分離されている。例文帳に追加

Meanwhile, a channel region of a MOS transistor operating at the 3 V is formed on a deep well and electrically isolated. - 特許庁

このような場合、アニーリングによって第２酸化膜パターンが拡散して高電圧ディープウェル領域の表面に段差が発生する。例文帳に追加

In this case, the second oxide film pattern is diffused by annealing to have a step on the surface of the deep well region. - 特許庁

これにより、第１導電型のディープウェル拡散層を通過するキャリアの輸送効率を向上し、オン電圧の低減を実現する。例文帳に追加

Thus, the transportation efficiency of carriers passing the first conductive-type deep well diffusion layer is improved, thus realizing a reduced on-voltage. - 特許庁

ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。例文帳に追加

In a PMOS region 17, an N-type well region 20 is formed on a surface part of a deep well region 16. - 特許庁

第２のベース領域１１６は、ディープウェル１１２の表層に形成されており、平面視において第１のベース領域１１４とシンカー１１０との間に位置している。例文帳に追加

A second base region 116 is formed on a surface layer of a deep well 112 and positioned between a first base region 114 and a sinker 110 in a plan view. - 特許庁

現場内にディープウェルを林立させることを排除して、必要な深度の地下水を必要な期間、必要な量だけ揚水することを可能にする層別揚水山留め壁と層別揚水井戸を提供している。例文帳に追加

To provide a differential pumping earth retaining wall for pumping a necessary amount of ground water at a necessary depth for a necessary period by eliminating the necessity of many keep wells in a site, and to provide a differential pumping well. - 特許庁

そして、０.５Ｖで動作するＭＯＳトランジスタのチャネル領域は、シャローウェルに形成されてトレンチとディープウェルとで電気的に分離されている。例文帳に追加

A channel region of a MOS transistor operating at the 0.5 V is electrically isolated by a trench and a deep well formed in a shallow well. - 特許庁

水位低下量の大小や井戸本数、および井戸間隔などに影響を受けにくい正確な井戸設計が可能であり、また、既設井戸の能力検証や設計見直しをも可能とするディープウェル設計法を提供する。例文帳に追加

To provide a method for designing deep wells which is possible to design correctly under little influence of drop size in water level, the number of wells, and well spacing, as well as possible to inspect capacity or review design of existing wells. - 特許庁

更に、レジスト１０５を取り除いた後、上記不純物の注入された半導体基板１を、所定の温度に加熱して保持する保熱処理を行うことで、ディープウェル１０を形成する（図２（ｃ））。例文帳に追加

Furthermore, after the resist 105 is removed, the semiconductor substrate 1 where the impurities have been injected is subjected to a heat retaining process of heating the semiconductor substrate 1 up to a prescribed temperature and keeping the semiconductor substrate 1 at the prescribed temperature for a prescribed time, and thus the deep well 10 can be obtained (Figure (c)). - 特許庁

消去モード動作時において、ディープウェルの電圧を降圧することで、高速負電圧生成及び負電圧生成チャージポンプの簡易化を可能とする不揮発性半導体記憶装置の消去電圧の設定方法の提供を目的とする。例文帳に追加

To provide a setting method of an erasure voltage of a nonvolatile semiconductor memory device which enables simplification of high-speed negative voltage generation and a negative voltage generation charge pump by stepping down the voltage of deep well during erasure mode operation. - 特許庁

第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターンを準備し、前記第１のセルパターンを第１の回路配置領域に配置し、前記第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる第２の回路配置領域に配置することを特徴とする半導体集積回路のレイアウト設計方法である。例文帳に追加

A first cell pattern arranged on a first conductive semiconductor substrate, and a second cell pattern with a second conductive deep well, are prepared. - 特許庁

高電圧シーモス素子の製造方法は、半導体基板の所定領域が露出した第１酸化膜パターンを形成して、露出した半導体基板上に第２酸化膜パターンを形成して、第１酸化膜パターンをマスクにしてイオン注入及びアニーリングを遂行して高電圧ディープウェル領域を形成する。例文帳に追加

In the method of manufacturing the high-voltage C-MOS element, a first oxide film pattern is formed on which a predetermined region of a semiconductor substrate is exposed, a second oxide film pattern is formed on the exposed semiconductor substrate, and ion implantation and annealing are performed with the first oxide film pattern serving as a mask to form a high-voltage deep well region. - 特許庁

イメージセンサは第１導電型の半導体基板、基板の所定深さに形成されて半導体基板を第１導電型の上部基板領域及び下部基板領域に分離する第２導電型のディープウェル、入射光に対応して電荷を蓄積する複数の単位画素と、を含み、各単位画素は、各単位画素別に分離された第１導電型のイオン注入領域をそれぞれ含み、複数の単位画素のうち少なくとも一つの単位画素は、第１導電型のイオン注入領域下部に位置して第１導電型のイオン注入領域外側に延長されて隣接画素の第１導電型のイオン注入領域と電気的に分離された第１導電型の上部基板領域を含む。例文帳に追加

Each unit pixel includes a first conduction-type ion implantation region separated per unit pixel, and at least one unit pixel out of the multiple unit pixels includes a first conduction-type upper substrate region that is located below the first conduction-type ion implantation region, extended to the outer side of the first conduction-type ion implantation region, and electrically separated from the first conduction-type ion implantation region of next pixel. - 特許庁