| 意味 | 例文 (110件) |
CLOCK DISTRIBUTION CIRCUITの部分一致の例文一覧と使い方
該当件数 : 110件
To provide a clock phase difference detection circuit, a clock distribution circuit and a large-scale integrated circuit capable of reducing a dead zone introduced into the phase difference detection circuit and its periphery by facilitating a floor plan and arrangement/wiring work by reducing the number of the phase difference detection circuits and the number of wires for connecting the phase difference detection circuits.例文帳に追加
位相差検出回路の数及び位相差検出回路を接続する配線の数を減少させることにより、フロアプラン及び配置配線作業を容易にし、位相差検出回路及びその周辺に導入されるデッドゾーンを減少させるクロック位相差検出回路、クロック分配回路、及び大規模集積回路を提供する。 - 特許庁
To solve the matter of a bus type clock distribution circuit that a factor of switching error or jitter is inherent to the circuit because a reflected waveform from each branch line is superimposed on a drive waveform, and thereby the distributable distance and the number of fan-out are retrained severely when it is applied to a high frequency circuit.例文帳に追加
関連技術のバス型クロック分配回路は、各分岐配線による反射波形が駆動波形に重なり合い、スイッチング誤りやジッタの要因を内在しており高周波回路に適用するにあたり分配可能な距離やファンアウト数が厳しく制約される。 - 特許庁
To provide an integrated circuit device capable of reducing electric power used for distribution of common signals such as a clock signal and capable of suppressing timing dispersion of common signals and its layout designing method.例文帳に追加
クロック信号などの共通信号の分配に費やされる電力を削減でき、共通信号のタイミングばらつきを抑制できる集積回路装置とそのレイアウト設計方法を提供する。 - 特許庁
To provide an analog-digital conversion circuit which satisfies simultaneously the requirement of high sample rate and broad range of bit number without using a clock distribution phase shifter.例文帳に追加
クロック分配移相器を用いることなく、高いサンプルレート、幅広いビット数の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供する。 - 特許庁
A passive distribution circuit 23 distributes a clock signal CLK supplied to an input terminal I to output terminals O1 and O2, and matches each impedance between the input terminal and the output terminals to 50.例文帳に追加
受動分配回路２３は、入力端Ｉに供給されるクロック信号ＣＬＫを出力端Ｏ１及びＯ２に分配すると共に、これら入出力端の各インピーダンスを５０Ωに整合する。 - 特許庁
An O/E(optoelectric) conversion session 2 converts a received optical signal into an electrical signal, and supplies the electrical signal to a clock recovery section 4 and the binary decision circuits 5, 6, 7 via a distribution circuit 3.例文帳に追加
受信した光信号をＯ／Ｅ（光−電気）変換部２で電気信号に変換し、分配回路３を介してクロック再生部４及び各２値判定回路５，６，７へ供給する。 - 特許庁
To quickly execute phase synchronization, to adjust a phase difference without depending on an output load based on clock signal distribution or the like and to attain low skew and low power consumption in a timing control circuit for synchronizing a phase difference between an input clock signal and an output clock signal.例文帳に追加
入力クロック信号と出力クロック信号の位相差を同期させるタイミング制御回路において、高速に位相同期を行い、クロック信号分配等による出力負荷に依存せずに位相差を調整することができ、低スキューかつ低消費電力を実現できるタイミング制御回路装置の提供。 - 特許庁
Thus, a PLL circuit section 16 of the active system and a PLL circuit section 26 of the standby system result in being operated to select external clocks from the same clock supply apparatus 31 at all times, and in-system distribution clocks with almost no phase difference can be outputted as both external clocks c, d.例文帳に追加
現用系のＰＬＬ回路部１６と予備系のＰＬＬ回路部２６とが、常に同一のクロック供給装置３１からの外部クロックを選択するように動作することになり、双方の外部クロックｃ，ｄとして、位相差のほとんどないシステム内分配クロックを出力することができる。 - 特許庁
A parallel A/D conversion circuit comprises a plurality of comparators for comparing input signals in parallel, input signal wirings for distributing an input signal to the plurality of comparators, and a sampling clock distribution circuit for distributing a sampling clock for sampling the input signal for the plurality of comparators and determining distributing timing of the sampling clock in accordance with a delay of the input signal by the input signal wirings.例文帳に追加
並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有している。 - 特許庁
Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加
データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁
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