「"CLOCK DISTRIBUTION CIRCUIT"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

CLOCK DISTRIBUTION CIRCUIT BY CLOCK TREE STRUCTURE例文帳に追加

クロックツリー構造によるクロック分配回路 - 特許庁

CLOCK SIGNAL DISTRIBUTION METHOD AND CLOCK DISTRIBUTION CIRCUIT例文帳に追加

クロック信号分配方法及びクロック分配回路 - 特許庁

CLOCK DISTRIBUTION CIRCUIT AND CLOCK DISTRIBUTION METHOD例文帳に追加

クロック分配回路およびクロック分配方法 - 特許庁

CML CIRCUIT AND CLOCK DISTRIBUTION CIRCUIT USING SAME例文帳に追加

ＣＭＬ回路及びそれを用いたクロック分配回路 - 特許庁

CLOCK DISTRIBUTION CIRCUIT OF DIGITAL PROCESSOR例文帳に追加

デジタル処理装置のクロック分配回路 - 特許庁

UNIT DEVICE AND CLOCK DISTRIBUTION CIRCUIT例文帳に追加

ユニット装置及びクロック分配回路 - 特許庁

CLOCK DISTRIBUTION CIRCUIT FOR PROGRAMMABLE LOGIC DEVICE例文帳に追加

プログラマブルロジックデバイスのクロック分配回路 - 特許庁

CLOCK DISTRIBUTION CIRCUIT AND SEMICONDUCTOR CIRCUIT DEVICE INCLUDING THE SAME例文帳に追加

クロック分配回路及びその回路を含む半導体回路装置 - 特許庁

CLOCK DISTRIBUTION CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, AND CLOCK DISTRIBUTION METHOD例文帳に追加

クロック分配回路、半導体集積回路、およびクロック分配方法 - 特許庁

LOW SKEW CLOCK DISTRIBUTION CIRCUIT AND LOW SKEW CLOCK DISTRIBUTION METHOD例文帳に追加

低スキュークロック分配回路、及び、低スキュークロック分配方法 - 特許庁

CLOCK DISTRIBUTION CIRCUIT IN SEMICONDUCTOR LOGIC CIRCUIT, AND METHOD THEREFOR例文帳に追加

半導体論理回路におけるクロック分配回路およびその方法 - 特許庁

CLOCK PHASE DIFFERENCE DETECTION CIRCUIT, CLOCK DISTRIBUTION CIRCUIT, AND LARGE-SCALE INTEGRATED CIRCUIT例文帳に追加

クロック位相差検出回路、クロック分配回路、及び大規模集積回路 - 特許庁

CLOCK BUFFER CIRCUIT AND CLOCK DISTRIBUTION CIRCUIT USING THE SAME例文帳に追加

クロックバッファ回路及びこれを用いたクロック分配回路 - 特許庁

CLOCK DISTRIBUTION CIRCUIT AND DISTRIBUTION METHOD, AND CLOCK SUPPLY CIRCUIT例文帳に追加

クロック分配回路及び分配方法並びにクロック供給回路 - 特許庁

CLOCK DISTRIBUTION CIRCUIT AND INTERFACE DEVICE USING IT例文帳に追加

クロック分配回路およびそれを用いたインターフェース装置 - 特許庁

CLOCK DISTRIBUTION CIRCUIT, FUNCTIONAL MODULE DEVICE, AND METHOD OF CLOCK DISTRIBUTION例文帳に追加

クロック分配回路、機能モジュール装置およびクロック分配方法 - 特許庁

CLOCK DISTRIBUTION CIRCUIT, FORMING METHOD THEREOF, SEMICONDUCTOR INTEGRATED CIRCUIT, AND PROGRAM THEREOF例文帳に追加

クロック分配回路、半導体集積回路、クロック分配回路の形成方法及びそのプログラム - 特許庁

A low skew clock distribution circuit (10) is provided with a PLL circuit (7) and an LSI (11).例文帳に追加

本発明の低スキュークロック分配回路（１０）は、ＰＬＬ回路（７）と、ＬＳＩ（１１）とを具備する。 - 特許庁

CLOCK DISTRIBUTION CIRCUIT, DESIGN METHOD OF THE SAME AND SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

クロック分配回路、クロック分配回路の設計方法及び半導体集積回路 - 特許庁

LAYOUT GENERATING METHOD FOR CLOCK DISTRIBUTION CIRCUIT, AND SEMICONDUCTOR INTEGRATED CIRCUITRY例文帳に追加

クロック分配回路のレイアウト生成方法、および半導体集積回路装置 - 特許庁

Then the propagation delay time of the clock signal of the clock distribution circuit is specified.例文帳に追加

そして、クロック分配回路のクロック信号の伝播遅延時間を特定する。 - 特許庁

To provide a clock distribution circuit capable of simplifying and miniaturizing a power source circuit.例文帳に追加

電源回路を簡素化し、小規模化することができるクロック分配回路を提供することを目的とする。 - 特許庁

The semiconductor design support device 100 specifies: a clock distribution circuit which becomes an adjustment object of propagation delay time which clock signal propagates; and a noise cycle of a noise source which gives influence of cyclic noise to the clock distribution circuit.例文帳に追加

半導体設計支援装置１００は、クロック信号が伝播する伝播遅延時間の調整対象となるクロック分配回路と、クロック分配回路に周期的なノイズの影響を与えるノイズ源のノイズ周期を特定する。 - 特許庁

A clock distribution circuit rearrangement/wiring means 105 refers to the arrangement result of the logic cells and the flip-flops after moving the flip-flops so as to execute the rearrangement/rewiring of the clock distribution circuit.例文帳に追加

クロック分配回路再配置配線手段１０５は、フリップフロップ移動後の論理セル及びフリップフロップの配置結果を参照して、クロック分配回路の再配置・再配線を行う。 - 特許庁

To minimize a clock skew in designing a semiconductor clock distribution circuit which has a buffer disposition prohibition area.例文帳に追加

バッファ配置禁止領域を持つ半導体のクロック分配回路の設計において、クロックスキューを最小にする。 - 特許庁

The structured ASIC device (10) has a clock distribution circuit constitution (200), which includes a deterministic portion and a plurality of free-setting portions.例文帳に追加

構造化されたＡＳＩＣ（１０）デバイスのクロック分配回路構成（２００）は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。 - 特許庁

METHOD, APPARATUS, AND PROGRAM FOR DESIGNING CLOCK DISTRIBUTION CIRCUIT AND COMPUTER-READABLE RECORD MEDIUM RECORDING THE PROGRAM例文帳に追加

クロック分配回路の設計方法，設計装置および設計プログラム並びに同プログラムを記録したコンピュータ読取可能な記録媒体 - 特許庁

To provide a clock distribution circuit in which the number of signal lines for distributing clock signals to functional modules may be decreased.例文帳に追加

機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路を提供する。 - 特許庁

To provide a clock distribution circuit capable of preventing decrease of data transfer rate and reliability, and an interface device using the circuit.例文帳に追加

データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供する。 - 特許庁

To provide a low skew clock distribution circuit in which the number of pins in an LSI is decreased and a chip area is reduced.例文帳に追加

ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる低スキュークロック分配回路を提供する。 - 特許庁

A flip-flop moving means 104 refers to the arrangement result of logic cells and flip-flops and the arrangement/wiring result of a clock distribution circuit, supplying a clock signal to the flip-flops so as to move the flip-flops around a clock drive buffer in the final stage of the clock distribution circuit.例文帳に追加

フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。 - 特許庁

To reduce a clock skew, without generating redundant detour wiring, in layout generation for a clock distribution circuit that includes a re-convergence branch structure.例文帳に追加

再収斂分岐構造を含むクロック分配回路のレイアウト生成において、冗長な迂回配線を生じさせることなく、クロックスキューを低減可能にする。 - 特許庁

To provide a clock distribution circuit for reducing the load capacity of a clock driving cell for supplying a clock signal even in a large-scale semiconductor integrated circuit whose power consumption and clock skew is small.例文帳に追加

消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit having a clock distribution circuit reducing clock skew independently from temperature variation or voltage variation without requiring significant labor, and also to provide its fabricating process.例文帳に追加

多大な労力を必要とせず、温度変化や電圧変化に左右されずにクロックスキューを低減することができるクロック分配回路を備えた半導体集積回路及びその製造方法を提供する。 - 特許庁

To provide a clock distribution circuit for a programmable logic device, capable of suppressing a skew increase and making a wiring area for clock lines small.例文帳に追加

スキューの増加を抑え、クロックラインの配線領域を小さくすることが可能なプログラマブルロジックデバイスのクロック分配回路を提供する。 - 特許庁

A fundamental cell constitution of a clock distribution circuit is analyzed (S201) and on the basis of the analyzed fundamental cell constitution, a clock buffer is inserted into a clock route (S202).例文帳に追加

クロック分配回路の基本セル構成を解析し（Ｓ２０１）、解析された基本セル構成を基にして、クロック経路にクロックバッファを挿入する（Ｓ２０２）。 - 特許庁

Reduction of the clock jitter in the semiconductor device is attained by making the propagation delay time of the clock signal of the clock distribution circuit into a value added with the adjustment time.例文帳に追加

クロック分配回路のクロック信号の伝播遅延時間を調整時間を加えた値とすることで、半導体装置におけるクロックジッタの低減ができる。 - 特許庁

To provide a data transferring circuit which realizes fast data processing with a minimum delay circuit scale by the distribution method of a clock distribution circuit by allowing the skew of a clock signal in some degree.例文帳に追加

クロック信号のスキューをある程度許容して、クロック分配回路の分配方法により、最小遅延回路規模であって、データ処理の高速性を実現するデータ転送回路を提供する。 - 特許庁

To provide a clock distribution circuit where abnormality in a clock generation on a master clock generation system and a reset signal of a master side clock generation system does not affect a slave clock generation system.例文帳に追加

マスタ側クロック生成系の生成クロックやリセット信号に発生した異常がスレーブ側クロック生成系に波及しないクロック分配回路を提供する。 - 特許庁

To provide a clock distribution circuit capable of preventing a timing violation from occurring on a path including a clock gating signal even in a case where an operational condition is strict.例文帳に追加

動作条件が厳しい場合でも、クロックゲーティング信号を含む経路のタイミング違反の発生を防ぐことができるクロック供給回路を提供する。 - 特許庁

To reduce the consuming electric power (AC component) depending on the motion, or the noise generated by a clock distribution circuit itself, and also to reduce the SKEW due to the clock distribution.例文帳に追加

クロック分配において、動作依存の消費電力（ＡＣ成分）やクロック分配回路自身から発生するノイズを小さくでき、クロック分配によるＳＫＥＷを低減可能とする。 - 特許庁

To provide a semiconductor integrated circuit which has little power consumption and small clock skew, and comprises a clock distribution circuit with small load capacities of a clock driving cell for supplying clock signal even in a large scale semiconductor integrated circuit.例文帳に追加

消費電力及びクロックスキューが小さく、かつ大規模な半導体集積回路においてもクロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を備えた半導体集積回路を提供する。 - 特許庁

Each blade server module has a reference clock distribution unit mounted on the back plane and adapted to distribute reference clocks and by switching reference clocks by a clock distribution circuit inside each blade server module, synchronization of reference clocks for SMP coupled blade server modules can be established.例文帳に追加

各ブレードサーバモジュールに基準クロックを分配できる基準クロック分配ユニットをバックプレーンに搭載し、各ブレードサーバモジュール内部のクロック分配回路によって基準クロックを切り換えることで、ＳＭＰ結合したブレードサーバモジュールの基準クロックの同期化を可能とする。 - 特許庁

When delay failure which is caused by increase of partial wiring resistance or the like exists in a clock distribution circuit 4, a high level pulse of the clock signal for test vanishes in the middle of propagation, and can be detected as malfunction of a flip flop.例文帳に追加

クロック分配回路４内で部分的な配線抵抗の増大などによる遅延故障があるときには、テスト用クロック信号のハイレベルパルスが伝搬途中で消滅し、フリップフロップの動作不良として検出することができる。 - 特許庁

To provide a synchronous oscillator, clock recovery apparatus, clock distribution circuit and multi-mode injection circuit capable of correctly executing edge detection even when edge positions of clock signals or reception data signals are fluctuated, thereby achieving increased transfer rates and low power consumption.例文帳に追加

クロック信号や受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行え、転送レートの高速化および低消費電力化を実現することが可能な同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路を提供する。 - 特許庁